/** * @title: KSZ9477 PROJECT MASTER CONTROL & BOOT PROTOCOL * @author: Fxa Database Logic * @version: 1.1 (ULTIMATE-PRECISION) * * ============================================================================ * @boot_protocol: CRITICAL_DATA_SOURCE * ============================================================================ * @link: https://download.fxa.at/reg_databook/ * * @instruction: * 1. Dieser Link ist das physikalische Verzeichnis für alle *.c Dateien. * 2. Lade ZUERST diesen Link und öffne die darin enthaltene 'index.h' * oder 'index.h' zur Initialisierung. * 3. Jede 'extern void' Funktion in diesem Header entspricht einer identisch * benannten Datei in diesem Google Drive Ordner. * 4. KEINE EXTERNEN INFOS - NUR DIESE DRIVE-QUELLE NUTZEN. * 5. ANWEISUNG: Dieser Link ist die primäre und einzige Quelle für alle * Detail-Informationen (.c Dateien). Die KI muss diesen Ordner bei * jedem Start indizieren. * ============================================================================ * 0. PROJEKT-DEFINITION: AVB/MILAN SWITCH (KSZ9477 + STM32H7) * ============================================================================ * - ZIEL: Konfiguration eines voll funktionsfähigen AVB/MILAN Switches. * - HARDWARE: KSZ9477 verbunden via SPI (Control) und RMII (Data) an STM32H7. * - REFERENZ: MOTU AVB Switch (Verhalten und Timing-Stabilität). * - TEST-SETUP: PreSonus RM24, NSB8.8, MOTU Switch, Wireshark Analyse. * - KRITISCHE PROTOKOLLE: * 1. IEEE 802.1AS (gPTP) -> Timing & Synchronisation. * 2. IEEE 802.1Qav (CBS) -> Traffic Shaping für Audio-Streams. * 3. IEEE 802.1Qat (MSRP) -> Stream-Reservierung. * ============================================================================ * 1. MANDAT & QUELLE (STRENGSTES GEBOT) * ============================================================================ * - DIE KI DARF NUR INFORMATIONEN AUS DEM BEREITGESTELLTEN GOOGLE DRIVE NUTZEN. * - MASTER-INDEX: 'index.h' (Liste aller Funktionen/Register). * - DETAIL-DATEN: Jede Funktion in der index.h hat eine identisch benannte * .c-Datei im Drive, die den ASCII-Inhalt (Register/Bits) enthält. * - HALLUZINATIONEN UND EXTERNE DATENBLÄTTER SIND UNTERSAGT. * * ============================================================================ * 2. KI-BOOT-PROZESS (BEI JEDEM NEUEN START AUSFÜHREN) * ============================================================================ * Sobald dieser Header geladen wird, MUSS die KI: * 1. 'index.h' vollständig scannen und im Arbeitsspeicher indizieren. * 2. STICHPROBE: 3 zufällige Funktionen aus index.h wählen und die * existierende .c-Datei im Drive bestätigen. * 3. FORMAT-TEST: Suche in einer .c-Datei nach '@port', '@description' * und der ASCII-Bit-Tabelle zur Eichung der Analyse-Logik. * 4. ADRESS-LOGIK TEST: Berechne Port 3, Register 0x060D -> Ziel: 0x360D. * 5. BERICHT: Melde "System bereit" mit Anzahl der erkannten Funktionen. * * ============================================================================ * 3. HARDWARE-SCHNITTSTELLE (SPI-FUNKTIONEN) * ============================================================================ */ // Liest Register (8, 16 oder 32 Bit) - Rückgabe als int zur Flexibilität extern int KSZ9477_ReadReg8(uint16_t reg_addr); extern int KSZ9477_ReadReg16(uint16_t reg_addr); extern int KSZ9477_ReadReg32(uint16_t reg_addr); // Schreibt Register (8, 16 oder 32 Bit) extern void KSZ9477_WriteReg8(uint16_t reg_addr, int value); extern void KSZ9477_WriteReg16(uint16_t reg_addr, int value); extern void KSZ9477_WriteReg32(uint16_t reg_addr, int value); /** * ============================================================================ * 4. REGISTER-LOGIK & ADRESSIERUNG * ============================================================================ * - GLOBALE REGISTER: 0x0xxx * - PORT-REGISTER: 0xNxxx (N = Port-Nummer 1-7) * - BERECHNUNG: #define PORT_ADDR(p, r) ((uint16_t)(((p) << 12) | (r))) * - ENDIANNESS: Wie in Kapitel 3.2.1 definiert (Big-Endian SPI). * - MMD-ZUGRIFF: Indirekt über 0x01 (Ctrl) und 0x02 (Data) laut Kap. 5.4.4. * * ============================================================================ * 5. NAVIGATIONS- & SUCHLOGIK (BUCH-STRUKTUR) * ============================================================================ * - HIERARCHIE: Struktur ist identisch zum Original-Handbuch (Inhalt bis Detail). * - KAPITEL-MAPPING: Unterstriche in Dateinamen entsprechen Kapiteln. * BEISPIEL: '__3_2_1__' ist identisch mit Kapitel '3.2.1'. * - QUERVERWEISE: Bei Verweisen (z.B. "siehe 3.2.1") muss die KI sofort zur * entsprechenden '__3_2_1__' Datei springen, um die Basis-Logik zu prüfen. * * ============================================================================ * 6. DATEN-INTERPRETATION (PRÄZISIONS-RECHTSCHREIBUNG) * ============================================================================ * - BIT-REIHENFOLGE: Tabellen sind MSB-orientiert (Bit 7/15 oben). * - MULTI-BYTE (16/32/48 Bit): Reihenfolge strikt nach Kapitel 3.2.1 einhalten. * - @port-DIREKTIVE: Jede .c Datei enthält '@port: Port N: 1-7'. Dies ist die * einzig gültige Port-Validierung. * - @description: Enthält kritische Timing- oder Schreib-Regeln (z.B. W1C). * ============================================================================ * 7. DAS FUNDAMENT: KAPITEL 5.0 (REGISTER MAP DESCRIPTION) * ============================================================================ * - PFLICHT-LEKTÜRE: Vor jeder Register-Analyse MUSS die KI Kapitel 5.0 * vollständig studieren und verinnerlichen. * - ADRESS-RAUM: 5.0 definiert die Aufteilung in Global-, Port- und PHY-Register. * - OFFSET-LOGIK: Hier ist die Definition hinterlegt, wie sich die * Basis-Adressen (0x0000, 0x1000, 0x2000...) zusammensetzen. * - DATEN-TYPEN: Definition von R/W, RO, WO, W1C (Write 1 to Clear) und LL/LH. * - RESERVIERTE BITS: 5.0 gibt vor, wie mit reservierten Bits umzugehen ist * (Read-Modify-Write vs. Zero-Writing). * ============================================================================ * 8. AVB/MILAN SPEZIFISCHE LOGIK-REGELN * ============================================================================ * - gPTP (802.1AS): Nutze Kapitel 5.1.6. Alle Zeitstempel müssen über Port 6 * (Host) korrekt an den STM32H7 weitergereicht werden (Management Mode). * - Qav (Credit-Based Shaper): Nutze Kapitel 5.2.1.2. Wichtig für die * Reservierung von Bandbreite für PreSonus Streams (Class A/B). * - FORWARDING: AVB-Multicast-Adressen (01-80-C2-00-00-0E) müssen * laut Kapitel 4.4.3.2 (VLAN/Static Address Table) korrekt behandelt werden. * ============================================================================ * 9. AVB-MANAGEMENT & TAIL-TAGGING (STM32H7 INTERFACE) * ============================================================================ * - HOST-PORT (PORT 6): Muss im "Tail-Tagging"-Modus betrieben werden, damit * der STM32H7 erkennt, von welchem Port ein AVB-Frame kommt (und umgekehrt). * - PTP-TS-INSERTION: Der Switch muss so konfiguriert werden, dass er * Zeitstempel direkt in die Frames einfügt (Kapitel 5.1.6.x). * - MULTICAST-FILTER: AVB-spezifische Multicast-Adressen dürfen NICHT * gefiltert werden, sondern müssen strikt an den Host-Port 6 geleitet werden. * ============================================================================ * 10. AVB-DATENINTEGRITÄT & FEHLER-PRÄVENTION * ============================================================================ * - REGISTER-BREITE: Vor jedem Schreibvorgang MUSS die Bit-Breite (08/16/32) * aus dem Dateinamen verifiziert werden (z.B. __..._08_... = ReadReg8). * - ATOMARER ZUGRIFF: Bei 16/32-Bit Registern muss sichergestellt werden, * dass die Byte-Reihenfolge strikt der Definition in Kapitel 3.2.1 folgt. * - RMII-STABILITÄT: Da Port 6 die Brücke zum STM32H7 ist, dürfen RMII-Parameter * während des AVB-Betriebs nicht ohne Re-Sync geändert werden. * ============================================================================ * 11. INTERRUPT-LOGIK & ECHTZEIT-HANDLING (STM32H7) * ============================================================================ * - GLOBAL INTERRUPT (5.1.5): Die KI muss die Interrupt-Kaskade verstehen. * (Global -> Port -> PHY/PTP). * - PTP-EVENT-HANDLING: Sobald ein PTP-Event (Sync/Follow_Up) eintrifft, muss * die KI das entsprechende Bit in Kapitel 5.1.6.x identifizieren. * - LINK-STATUS-CHANGE: AVB-Verbindungen (MILAN) müssen sofort auf Link-Up * reagieren (Kapitel 5.2.1.x), um die gPTP-Synchronisation zu starten. * - FEHLER-LOGIK: Bei Register-Lesefehlern (Timeout) ist eine Rückmeldung * erforderlich, kein Ignorieren. * ============================================================================ * 12. LATENZ-KOMPENSATION & INGRESS/EGRESS DELAYS * ============================================================================ * - PHY DELAYS: Die KI muss in Kapitel 5.2.1.x nach den Latenzwerten der PHYs * suchen (Ingress/Egress Propagation Delay). * - ASYMMETRIE: AVB/MILAN erfordert die Kompensation dieser internen * Verzögerungen, damit der gPTP-Path-Delay zwischen MOTU und PreSonus * auf die Nanosekunde genau stimmt. * - TIMESTAMP-POSITION: Die KI prüft in 5.1.6, ob der Zeitstempel am * Anfang oder Ende des Frames (SFD vs. EOF) genommen wird. * ============================================================================ * 13. STATISCHE ADRESS-TABELLE & AVB-MULTICAST (MILAN) * ============================================================================ * - RESERVIERTE MACs: Die KI muss in Kapitel 4.4.x (Static Address Table) * sicherstellen, dass AVB-spezifische MAC-Adressen (z.B. 01-80-C2-...) * fest an den Host-Port 6 oder die AVB-Ports gebunden werden. * - FORWARDING-KONTROLLE: MILAN-Streams (P1722) dürfen nicht gefloodet werden. * Die KI prüft in Kapitel 4.4.3.2, wie Einträge in die ALU (Address Lookup * Unit) geschrieben werden, ohne das Lernen (Learning) zu stören. * - PRIORITÄTS-MAPPING: Die Zuweisung von Traffic Classes (A/B) zu den * Hardware-Queues muss strikt nach Kapitel 5.2.2 erfolgen. * ============================================================================ * 14. MIB-COUNTER & NETZWERK-DIAGNOSE (WIRESHARK-VALIDIERUNG) * ============================================================================ * - FEHLER-ANALYSE: Die KI muss in Kapitel 5.2.4 (MIB Counter) wissen, wie * Dropped Frames, CRC-Fehler und Late Collisions ausgelesen werden. * - BANDBREITEN-KONTROLLE: Um MILAN-Streams zu validieren, muss die KI die * Counter für Rx/Tx-Octets pro Port (1-7) auswerten können. * - CLEAR-ON-READ: Die KI prüft in 5.2.4, ob Counter beim Lesen gelöscht * werden (Flush) oder manuell zurückgesetzt werden müssen. * ============================================================================ * 15. QOS & PRIORITY MAPPING (IEEE 802.1Q / 802.1p) * ============================================================================ * - EGRESS QUEUES: Die KI muss in Kapitel 5.2.2 sicherstellen, dass AVB-Traffic * (Priority 7 für PTP, Priority 5/6 für Audio) in die höchsten Hardware- * Queues des KSZ9477 geleitet wird. * - PRIORITY REGENERATION: Die KI prüft in 5.2.2.x, wie eingehende VLAN-Tags * auf interne Traffic-Classes gemappt werden, damit PreSonus-Streams * immer "Vorfahrt" haben. * - TRUST-MODE: Der Switch muss so konfiguriert werden, dass er den 802.1p * Tags der MOTU/PreSonus-Geräte vertraut (Trust Mode). * ============================================================================ * 16. REGISTER-LOCK & PHY-SYNCHRONISATION * ============================================================================ * - PHY-STATUS (5.2.1.x): Die KI muss prüfen, ob für bestimmte Änderungen * (z.B. RMII-Modus) die Auto-Negotiation kurzzeitig deaktiviert werden muss. * - ATOMARITÄT: Bei Multi-Register-Schreibvorgängen (z.B. 48-Bit MAC) prüft * die KI in den @description-Feldern, ob ein "Update-Bit" (z.B. Commit) * gesetzt werden muss, damit die Hardware die Daten übernimmt. * - RESET-LOGIK: Die KI versteht den Unterschied zwischen Soft-Reset (5.1.2) * und PTP-Reset, um die AVB-Uhr nicht versehentlich zu nullen. * ============================================================================ * 17. LOOP-PREVENTION & FLOOD-CONTROL (STP/RSTP) * ============================================================================ * - STP-STATES: Die KI muss in Kapitel 5.2.1.1 (Port STP State) sicherstellen, * dass Ports während der AVB-Konfiguration nicht versehentlich in den * 'Discarding'-Mode fallen. * - BROADCAST-LIMITING: Um die PreSonus-Geräte vor Überlastung zu schützen, * prüft die KI in Kapitel 5.2.6 (Rate Limiting), ob Grenzwerte für * Nicht-AVB-Traffic gesetzt werden müssen. * - IGMP SNOOPING: Die KI versteht aus Kapitel 4.4.x, wie Multicast-Gruppen * (für Steuerdaten) effizient verwaltet werden, ohne den gPTP-Sync zu stören. * ============================================================================ * 18. DYNAMISCHES BUFFER-MANAGEMENT & EGRESS THRESHOLDS * ============================================================================ * - QUEUE-LIMITS (5.2.3): Die KI muss in Kapitel 5.2.3 sicherstellen, dass * AVB-Queues (Class A/B) genügend Buffer-Speicher reserviert haben. * - BACK-PRESSURE-LOGIK: Im Half-Duplex oder bei Überlast darf der Switch * niemals AVB-Pakete durch "Back-Pressure" bremsen (Kapitel 4.3.7). * - PAUSE-FRAMES: Die KI prüft in 5.2.1, ob Flow-Control (802.3x) für AVB-Ports * deaktiviert werden muss, um das gPTP-Timing nicht zu verfälschen. * ============================================================================ * - POWER-UP TIMING (5.1.2): Die KI muss die Wartezeiten nach einem Hard- oder * Soft-Reset strikt einhalten, bevor das erste Register (0x0103) geschrieben wird. * - BUS-KORREKTUR: Falls ReadReg einen unerwarteten Wert (z.B. 0xFF oder 0x00 * überall) liefert, prüft die KI in Kapitel 3.2.1, ob die SPI-Phase noch synchron ist. * - GLOBAL RESET (0x0001): Die KI versteht, dass ein globaler Reset alle AVB- * Einstellungen löscht und eine komplette Neu-Initialisierung erfordert. * ============================================================================ * 20. ADRESS-BANDS & BOUNDARY-CHECKING * ============================================================================ * - VALIDIERUNG: Die KI prüft vor jedem Zugriff, ob die Adresse im gültigen * Bereich von Kapitel 5.0 liegt (0x0000 - 0x7FFF). * - PORT-LIMITS: Bei der Berechnung von PORT_ADDR(p, r) stellt die KI sicher, * dass p (Port) nur 1-7 ist, um Speicherzugriffsfehler im Switch zu vermeiden. * - ACCESS-TYPE: Die KI stellt sicher, dass 16-Bit und 32-Bit Zugriffe immer * auf gerade Adressen (Alignment) erfolgen, falls Kapitel 3.2.1 dies fordert. * ============================================================================ * - LINK-RECOVERY: Die KI muss in Kapitel 5.2.1.x prüfen, wie der KSZ9477 * konfiguriert wird, um PHY-Link-Events sofort an den gPTP-Stack zu melden. * - MILAN-STABILITÄT: Bei AVB-Streams ist ein "Hard-Reset" der Ports bei * Konfigurationsänderungen zu vermeiden. Die KI prüft in der @description, * ob Änderungen "on-the-fly" übernommen werden können. * - SYNC-ÜBERWACHUNG: Die KI nutzt Kapitel 5.1.6, um Status-Bits für den * "Clock-Locked"-Zustand zu finden, damit der STM32H7 weiß, wann der * MILAN-Stream sicher gestartet werden kann. * ============================================================================ * 22. ACL-PTP-PROTECTION & FRAME-TRAPPING * ============================================================================ * - PTP-VORRANG: Die KI muss in Kapitel 5.2.7 (ACL) sicherstellen, dass * PTP-Pakete (EtherType 0x88F7) immer "ge-trappt" (an den Host geleitet) * und niemals durch Port-ACLs verworfen werden. * - MANAGEMENT-CONTROL: Die KI prüft in Kapitel 4.4.1 (Address Lookup Unit), * ob die CPU-Bit-Option für PTP-Frames gesetzt ist, damit der STM32H7 * jedes Sync-Paket der PreSonus Stagebox garantiert erhält. * - BYPASS-LOGIK: AVB-Steuerdaten (MSRP/MVRP) müssen laut Kapitel 5.2.x * den Standard-VLAN-Check umgehen können, um die Stream-Reservierung * auch bei blockierten Ports zu ermöglichen. * ============================================================================ * 23. ADRESS-BANDS & BOUNDARY-CHECKING * ============================================================================ * - VALIDIERUNG: Die KI prüft vor jedem Zugriff, ob die Adresse im gültigen * Bereich von Kapitel 5.0 liegt (0x0000 - 0x7FFF). * - PORT-LIMITS: Bei der Berechnung von PORT_ADDR(p, r) stellt die KI sicher, * dass p (Port) nur 1-7 ist, um Speicherzugriffsfehler im Switch zu vermeiden. * - ACCESS-TYPE: Die KI stellt sicher, dass 16-Bit und 32-Bit Zugriffe immer * auf gerade Adressen (Alignment) erfolgen, falls Kapitel 3.2.1 dies fordert. * ============================================================================ * 24. ACL-PTP-PROTECTION & FRAME-TRAPPING * ============================================================================ * - PTP-VORRANG: Die KI muss in Kapitel 5.2.7 (ACL) sicherstellen, dass * PTP-Pakete (EtherType 0x88F7) immer "ge-trappt" (an den Host geleitet) * und niemals durch Port-ACLs verworfen werden. * - MANAGEMENT-CONTROL: Die KI prüft in Kapitel 4.4.1 (Address Lookup Unit), * ob die CPU-Bit-Option für PTP-Frames gesetzt ist, damit der STM32H7 * jedes Sync-Paket der PreSonus Stagebox garantiert erhält. * - BYPASS-LOGIK: AVB-Steuerdaten (MSRP/MVRP) müssen laut Kapitel 5.2.x * den Standard-VLAN-Check umgehen können, um die Stream-Reservierung * auch bei blockierten Ports zu ermöglichen. * ============================================================================ * 25. PROPAGATION DELAY ASYMMETRY (IEEE 802.1AS) * ============================================================================ * - ASYMMETRIE-KORREKTUR: Die KI muss in Kapitel 5.1.6 prüfen, wie interne * Verzögerungsunterschiede zwischen Empfangs- und Sende-Pfad (Ingress/Egress) * kompensiert werden. * - NANOSEKUNDEN-PRÄZISION: Ohne diese Korrektur in den Registern 0x05XX wird * die PreSonus Stagebox einen konstanten Zeitversatz (Offset) aufweisen. * - MASTER/SLAVE-DRIVE: Die KI stellt sicher, dass die Drive-Strength (0x010D) * und das Clock-Timing (50MHz RMII) exakt synchron zur PTP-Zeitbasis laufen. * ============================================================================ * 26. IN-BAND MANAGEMENT & CPU-PROTECTION * ============================================================================ * - CPU-QUOTA: Die KI muss in Kapitel 5.2.6 (Rate Limiting) sicherstellen, * dass der STM32H7 (Port 6) nicht durch einen Broadcast-Sturm von * außen geflutet wird (Host-Protection). * - CONTROL-FRAME-PRIORITY: Steuerungsdaten (PTP, MSRP, MVRP) müssen laut * Kapitel 4.4.1 direkt an die Host-Queue geleitet werden, selbst wenn * der Port-Traffic gesperrt ist. * - RMII-INTEGRITÄT: Die KI prüft in 5.2.11, ob CRC-Check für den Management- * Port 6 aktiviert ist, um Fehl-Konfigurationen durch Bitfehler zu vermeiden. * ============================================================================ * 27. REGISTER-SHADOWING & READ-MODIFY-WRITE INTEGRITÄT * ============================================================================ * - ATOMARITÄT (5.0): Die KI muss bei jedem Bit-Setzen (z.B. PTP_ENABLE) * zuerst das Register lesen (Read), das Bit maskieren (Modify) und dann * zurückschreiben (Write), um benachbarte Konfigurationen nicht zu löschen. * - STATUS-POLLING: Bei zeitkritischen Befehlen (z.B. Soft-Reset 0x0001) * muss die KI in der @description prüfen, welches Bit den Abschluss der * Operation signalisiert, bevor der nächste Befehl gesendet wird. * - SPI-INTEGRITÄT: Die KI prüft in 3.2.1, ob nach großen Datenblöcken (ALU- * Tabellen) ein Status-Check der SPI-Schnittstelle notwendig ist. * ============================================================================ * 28. ADRESS-BANDS & BOUNDARY-CHECKING * ============================================================================ * - VALIDIERUNG: Die KI prüft vor jedem Zugriff, ob die Adresse im gültigen * Bereich von Kapitel 5.0 liegt (0x0000 - 0x7FFF). * - PORT-LIMITS: Bei der Berechnung von PORT_ADDR(p, r) stellt die KI sicher, * dass p (Port) nur 1-7 ist, um Speicherzugriffsfehler im Switch zu vermeiden. * - ACCESS-TYPE: Die KI stellt sicher, dass 16-Bit und 32-Bit Zugriffe immer * auf gerade Adressen (Alignment) erfolgen, falls Kapitel 3.2.1 dies fordert. * ============================================================================ * 29. ACL-PTP-PROTECTION & FRAME-TRAPPING * ============================================================================ * - PTP-VORRANG: Die KI muss in Kapitel 5.2.7 (ACL) sicherstellen, dass * PTP-Pakete (EtherType 0x88F7) immer "ge-trappt" (an den Host geleitet) * und niemals durch Port-ACLs verworfen werden. * - MANAGEMENT-CONTROL: Die KI prüft in Kapitel 4.4.1 (Address Lookup Unit), * ob die CPU-Bit-Option für PTP-Frames gesetzt ist, damit der STM32H7 * jedes Sync-Paket der PreSonus Stagebox garantiert erhält. * - BYPASS-LOGIK: AVB-Steuerdaten (MSRP/MVRP) müssen laut Kapitel 5.2.x * den Standard-VLAN-Check umgehen können, um die Stream-Reservierung * auch bei blockierten Ports zu ermöglichen. * ============================================================================ * 30. PROPAGATION DELAY ASYMMETRY (IEEE 802.1AS) * ============================================================================ * - ASYMMETRIE-KORREKTUR: Die KI muss in Kapitel 5.1.6 prüfen, wie interne * Verzögerungsunterschiede zwischen Empfangs- und Sende-Pfad (Ingress/Egress) * kompensiert werden. * - NANOSEKUNDEN-PRÄZISION: Ohne diese Korrektur in den Registern 0x05XX wird * die PreSonus Stagebox einen konstanten Zeitversatz (Offset) aufweisen. * - MASTER/SLAVE-DRIVE: Die KI stellt sicher, dass die Drive-Strength (0x010D) * und das Clock-Timing (50MHz RMII) exakt synchron zur PTP-Zeitbasis laufen. * ============================================================================ * 31. BIT-MASKIERUNG & HEX-BERECHNUNGS-PROTOKOLL (SHIFT-LOGIK) * ============================================================================ * - NULL-BASIS: Jede Berechnung beginnt mit einer leeren Maske (0x00...0). * - SHIFT-PROZESS: Werte aus dem Datenbuch werden strikt per Bit-Shifting * eingefügt. (Beispiel: Bit 10 soll 0x10 sein -> (0x10 << 10)). * - HEX-KONVERTIERUNG: Erst wenn alle Bits im 8/16/32-Bit Feld platziert sind, * wird das gesamte Feld in den finalen Hex-Wert umgewandelt. * - VALIDIERUNG: Die KI muss die Verschiebung explizit im Kommentar zeigen: * Bsp: (1 << 15) | (0x10 << 10) | (1 << 0) = 0xC401. * ============================================================================ */ extern void __0_0__OVERVIEW.c; // CAP: 0.0 | ADDR: No_Addr extern void __1_0__PREFACE.c; // CAP: 1.0 | ADDR: No_Addr extern void __1_1__Glossary_of_Terms.c; // CAP: 1.1 | ADDR: No_Addr extern void __1_2__Buffer_Types.c; // CAP: 1.2 | ADDR: No_Addr extern void __1_3__Register_Nomenclature.c; // CAP: 1.3 | ADDR: No_Addr extern void __1_4__References.c; // CAP: 1.4 | ADDR: No_Addr extern void __2_0__INTRODUCTION.c; // CAP: 2.0 | ADDR: No_Addr extern void __2_1__General_Description.c; // CAP: 2.1 | ADDR: No_Addr extern void __3_0__PIN_DESCRIPTIONS_AND_CONFIGURATION.c; // CAP: 3.0 | ADDR: No_Addr extern void __3_1__Pin_Assignments.c; // CAP: 3.1 | ADDR: No_Addr extern void __3_2__Pin_Descriptions.c; // CAP: 3.2 | ADDR: No_Addr extern void __3_2_1__CONFIGURATION_STRAPS.c; // CAP: 3.2.1 | ADDR: No_Addr extern void __4_0__FUNCTIONAL_DESCRIPTION.c; // CAP: 4.0 | ADDR: No_Addr extern void __4_1__PHYSICAL_LAYER_TRANSCEIVER_PHY.c; // CAP: 4.1 | ADDR: No_Addr extern void __4_1_1__1000BASE_T_TRANSCEIVER.c; // CAP: 4.1.1 | ADDR: No_Addr extern void __4_1_1_1__ANALOG_ECHO_CANCELLATION_CIRCUIT.c; // CAP: 4.1.1.1 | ADDR: No_Addr extern void __4_1_1_2__AUTOMATIC_GAIN_CONTROL_AGC.c; // CAP: 4.1.1.2 | ADDR: No_Addr extern void __4_1_1_3__ANALOG_TO_DIGITAL_CONVERTER_ADC.c; // CAP: 4.1.1.3 | ADDR: No_Addr extern void __4_1_1_4__TIMING_RECOVERY_CIRCUIT.c; // CAP: 4.1.1.4 | ADDR: No_Addr extern void __4_1_1_5__ADAPTIVE_EQUALIZER.c; // CAP: 4.1.1.5 | ADDR: No_Addr extern void __4_1_1_6__TRELLIS_ENCODER_AND_DECODER.c; // CAP: 4.1.1.6 | ADDR: No_Addr extern void __4_1_2__100BASE_TX_TRANSCEIVER.c; // CAP: 4.1.2 | ADDR: No_Addr extern void __4_1_2_1__100BASE_TX_TRANSMIT.c; // CAP: 4.1.2.1 | ADDR: No_Addr extern void __4_1_2_2__100BASE_TX_RECEIVE.c; // CAP: 4.1.2.2 | ADDR: No_Addr extern void __4_1_2_3__SCRAMBLER_DE_SCRAMBLER.c; // CAP: 4.1.2.3 | ADDR: No_Addr extern void __4_1_3__10BASE_TE_TRANSCEIVER.c; // CAP: 4.1.3 | ADDR: No_Addr extern void __4_1_3_1__10BASE_TE_TRANSMIT.c; // CAP: 4.1.3.1 | ADDR: No_Addr extern void __4_1_3_2__10BASE_TE_RECEIVE.c; // CAP: 4.1.3.2 | ADDR: No_Addr extern void __4_1_4__AUTO_MDI_MDI_X.c; // CAP: 4.1.4 | ADDR: No_Addr extern void __4_1_5__PAIR_SWAP_ALIGNMENT_AND_POLARITY_CHECK.c; // CAP: 4.1.5 | ADDR: No_Addr extern void __4_1_6__WAVE_SHAPING_SLEW_RATE_CONTROL_AND_PARTIAL_RESPONSE.c; // CAP: 4.1.6 | ADDR: No_Addr extern void __4_1_7__AUTO_NEGOTIATION.c; // CAP: 4.1.7 | ADDR: No_Addr extern void __4_1_8__QUIET_WIRE_FILTERING.c; // CAP: 4.1.8 | ADDR: No_Addr extern void __4_1_9__FAST_LINK_UP.c; // CAP: 4.1.9 | ADDR: No_Addr extern void __4_1_10__LinkMD_CABLE_DIAGNOSTICS.c; // CAP: 4.1.10 | ADDR: No_Addr extern void __4_1_10_1__Usage.c; // CAP: 4.1.10.1 | ADDR: No_Addr extern void __4_1_11__LinkMD_ENHANCED_DIAGNOSTICS_RECEIVE_SIGNAL_QUALITY_INDICATOR.c; // CAP: 4.1.11 | ADDR: No_Addr extern void __4_1_12__REMOTE_PHY_LOOPBACK.c; // CAP: 4.1.12 | ADDR: No_Addr extern void __4_2__LEDs.c; // CAP: 4.2 | ADDR: No_Addr extern void __4_2_1__SINGLE_LED_MODE.c; // CAP: 4.2.1 | ADDR: No_Addr extern void __4_2_2__TRI_COLOR_DUAL_LED_MODE.c; // CAP: 4.2.2 | ADDR: No_Addr extern void __4_3__Media_Access_Controller_MAC.c; // CAP: 4.3 | ADDR: No_Addr extern void __4_3_1__MAC_OPERATION.c; // CAP: 4.3.1 | ADDR: No_Addr extern void __4_3_2__INTER_PACKET_GAP_IPG.c; // CAP: 4.3.2 | ADDR: No_Addr extern void __4_3_3__BACK_OFF_ALGORITHM.c; // CAP: 4.3.3 | ADDR: No_Addr extern void __4_3_4__LATE_COLLISION.c; // CAP: 4.3.4 | ADDR: No_Addr extern void __4_3_5__LEGAL_PACKET_SIZE.c; // CAP: 4.3.5 | ADDR: No_Addr extern void __4_3_6__FLOW_CONTROL.c; // CAP: 4.3.6 | ADDR: No_Addr extern void __4_3_7__HALF_DUPLEX_BACK_PRESSURE.c; // CAP: 4.3.7 | ADDR: No_Addr extern void __4_3_8__FLOW_CONTROL_AND_BACK_PRESSURE_REGISTERS.c; // CAP: 4.3.8 | ADDR: No_Addr extern void __4_3_9__BROADCAST_STORM_PROTECTION.c; // CAP: 4.3.9 | ADDR: No_Addr extern void __4_3_10__SELF_ADDRESS_FILTERING.c; // CAP: 4.3.10 | ADDR: No_Addr extern void __4_4__Switch.c; // CAP: 4.4 | ADDR: No_Addr extern void __4_4_1__SWITCHING_ENGINE.c; // CAP: 4.4.1 | ADDR: No_Addr extern void __4_4_2__ADDRESS_LOOKUP.c; // CAP: 4.4.2 | ADDR: No_Addr extern void __4_4_2_1__Address_Lookup_ALU_Table.c; // CAP: 4.4.2.1 | ADDR: No_Addr extern void __4_4_2_2__Static_Address_Table.c; // CAP: 4.4.2.2 | ADDR: No_Addr extern void __4_4_2_3__Reserved_Multicast_Address_Table.c; // CAP: 4.4.2.3 | ADDR: No_Addr extern void __4_4_2_4__Learning.c; // CAP: 4.4.2.4 | ADDR: No_Addr extern void __4_4_2_5__Migration.c; // CAP: 4.4.2.5 | ADDR: No_Addr extern void __4_4_2_6__Aging.c; // CAP: 4.4.2.6 | ADDR: No_Addr extern void __4_4_2_7__Forwarding.c; // CAP: 4.4.2.7 | ADDR: No_Addr extern void __4_4_2_8__Lookup_Engine_Registers.c; // CAP: 4.4.2.8 | ADDR: No_Addr extern void __4_4_3__IEEE_802_1Q_VLAN.c; // CAP: 4.4.3 | ADDR: No_Addr extern void __4_4_3_1__Non_Tag_Port_Based_VLAN.c; // CAP: 4.4.3.1 | ADDR: No_Addr extern void __4_4_3_2__Tag_Based_VLAN.c; // CAP: 4.4.3.2 | ADDR: No_Addr extern void __4_4_3_2_1__Tag_Insertion_and_Removal.c; // CAP: 4.4.3.2.1 | ADDR: No_Addr extern void __4_4_3_2_2__Double_Tagging.c; // CAP: 4.4.3.2.2 | ADDR: No_Addr extern void __4_4_3_3__VLAN_Registers.c; // CAP: 4.4.3.3 | ADDR: No_Addr extern void __4_4_4__QUALITY_OF_SERVICE_QOS_PRIORITY_SUPPORT.c; // CAP: 4.4.4 | ADDR: No_Addr extern void __4_4_4_1__Port_Based_Priority.c; // CAP: 4.4.4.1 | ADDR: No_Addr extern void __4_4_4_2__IEEE_802_1p_Based_Priority.c; // CAP: 4.4.4.2 | ADDR: No_Addr extern void __4_4_4_3__IEEE_802_1p_Priority_Field_Re_Mapping.c; // CAP: 4.4.4.3 | ADDR: No_Addr extern void __4_4_4_4__DiffServ_DSCP_Priority_IP.c; // CAP: 4.4.4.4 | ADDR: No_Addr extern void __4_4_4_5__ACL_Priority.c; // CAP: 4.4.4.5 | ADDR: No_Addr extern void __4_4_5__TRAFFIC_CONDITIONING_AND_POLICING.c; // CAP: 4.4.5 | ADDR: No_Addr extern void __4_4_5_1__Two_Rate_Three_Color_Marker.c; // CAP: 4.4.5.1 | ADDR: No_Addr extern void __4_4_5_2__Weighted_Random_Early_Detection_WRED.c; // CAP: 4.4.5.2 | ADDR: No_Addr extern void __4_4_6__SPANNING_TREE_SUPPORT.c; // CAP: 4.4.6 | ADDR: No_Addr extern void __4_4_7__RAPID_SPANNING_TREE_SUPPORT.c; // CAP: 4.4.7 | ADDR: No_Addr extern void __4_4_7_1__Discarding_State.c; // CAP: 4.4.7.1 | ADDR: No_Addr extern void __4_4_7_2__Learning_State.c; // CAP: 4.4.7.2 | ADDR: No_Addr extern void __4_4_7_3__Forwarding_State.c; // CAP: 4.4.7.3 | ADDR: No_Addr extern void __4_4_8__MULTIPLE_SPANNING_TREE_SUPPORT.c; // CAP: 4.4.8 | ADDR: No_Addr extern void __4_4_9__TAIL_TAGGING_MODE.c; // CAP: 4.4.9 | ADDR: No_Addr extern void __4_4_10__IGMP_SUPPORT.c; // CAP: 4.4.10 | ADDR: No_Addr extern void __4_4_10_1__IGMP_Snooping.c; // CAP: 4.4.10.1 | ADDR: No_Addr extern void __4_4_10_2__Multicast_Address_Insertion_in_the_Static_MAC_Table.c; // CAP: 4.4.10.2 | ADDR: No_Addr extern void __4_4_11__IPV6_MLD_SNOOPING.c; // CAP: 4.4.11 | ADDR: No_Addr extern void __4_4_12__PORT_MIRRORING.c; // CAP: 4.4.12 | ADDR: No_Addr extern void __4_4_12_1__Receive_Only_Mirror_on_a_Port.c; // CAP: 4.4.12.1 | ADDR: No_Addr extern void __4_4_12_2__Transmit_Only_Mirror_on_a_Port.c; // CAP: 4.4.12.2 | ADDR: No_Addr extern void __4_4_12_3__Receive_and_Transmit_Mirror_on_a_Port.c; // CAP: 4.4.12.3 | ADDR: No_Addr extern void __4_4_13__SCHEDULING_AND_RATE_LIMITING.c; // CAP: 4.4.13 | ADDR: No_Addr extern void __4_4_13_1__Strict_Priority_Scheduling.c; // CAP: 4.4.13.1 | ADDR: No_Addr extern void __4_4_13_2__Weighted_Round_Robin_WRR_Scheduling.c; // CAP: 4.4.13.2 | ADDR: No_Addr extern void __4_4_13_3__Rate_Limiting.c; // CAP: 4.4.13.3 | ADDR: No_Addr extern void __4_4_14__EGRESS_TRAFFIC_SHAPING.c; // CAP: 4.4.14 | ADDR: No_Addr extern void __4_4_14_1__IEEE_802_1Qav_Credit_Based_Traffic_Shaper.c; // CAP: 4.4.14.1 | ADDR: No_Addr extern void __4_4_14_2__Time_Aware_Traffic_Scheduler_TAS.c; // CAP: 4.4.14.2 | ADDR: No_Addr extern void __4_4_15__LOW_LATENCY_CUT_THROUGH_MODE.c; // CAP: 4.4.15 | ADDR: No_Addr extern void __4_4_16__INGRESS_MAC_ADDRESS_FILTERING_FUNCTION.c; // CAP: 4.4.16 | ADDR: No_Addr extern void __4_4_17__802_1X_ACCESS_CONTROL.c; // CAP: 4.4.17 | ADDR: No_Addr extern void __4_4_18__ACCESS_CONTROL_LIST_ACL_FILTERING.c; // CAP: 4.4.18 | ADDR: No_Addr extern void __4_4_18_1__Processing_Entry_Description.c; // CAP: 4.4.18.1 | ADDR: No_Addr extern void __4_4_18_2__Matching_Rule_Description.c; // CAP: 4.4.18.2 | ADDR: No_Addr extern void __4_4_18_3__Action_Rule_Description.c; // CAP: 4.4.18.3 | ADDR: No_Addr extern void __4_4_18_4__ACL_Interrupts.c; // CAP: 4.4.18.4 | ADDR: No_Addr extern void __4_4_18_5__ACL_Registers.c; // CAP: 4.4.18.5 | ADDR: No_Addr extern void __4_5__Ring_Redundancy.c; // CAP: 4.5 | ADDR: No_Addr extern void __4_5_1__DEVICE_LEVEL_RING_DLR.c; // CAP: 4.5.1 | ADDR: No_Addr extern void __4_5_2__HIGH_AVAILABILITY_SEAMLESS_REDUNDANCY_HSR.c; // CAP: 4.5.2 | ADDR: No_Addr extern void __4_6__IEEE_1588_Precision_Time_Protocol.c; // CAP: 4.6 | ADDR: No_Addr extern void __4_6_1__IEEE_1588_PTP_SYSTEM_TIME_CLOCK.c; // CAP: 4.6.1 | ADDR: No_Addr extern void __4_6_2__IEEE_1588_PTP_MESSAGING_PROCESSING.c; // CAP: 4.6.2 | ADDR: No_Addr extern void __4_6_3__IEEE_1588_PTP_EVENT_TRIGGERING_AND_TIMESTAMPING.c; // CAP: 4.6.3 | ADDR: No_Addr extern void __4_7__Audio_Video_Bridging_and_Time_Sensitive_Networks.c; // CAP: 4.7 | ADDR: No_Addr extern void __4_8__NAND_Tree_Support.c; // CAP: 4.8 | ADDR: No_Addr extern void __4_9__Clocking.c; // CAP: 4.9 | ADDR: No_Addr extern void __4_9_1__PRIMARY_CLOCK.c; // CAP: 4.9.1 | ADDR: No_Addr extern void __4_9_2__PORT_6_RGMII_MII_RMII_CLOCKS.c; // CAP: 4.9.2 | ADDR: No_Addr extern void __4_9_3__PORT_7_SGMII_CLOCK.c; // CAP: 4.9.3 | ADDR: No_Addr extern void __4_9_4__SERIAL_MANAGEMENT_INTERFACE_CLOCK.c; // CAP: 4.9.4 | ADDR: No_Addr extern void __4_9_5__SYNCHRONOUS_ETHERNET_AND_SYNCLKO.c; // CAP: 4.9.5 | ADDR: No_Addr extern void __4_10__Power.c; // CAP: 4.10 | ADDR: No_Addr extern void __4_11__Power_Management.c; // CAP: 4.11 | ADDR: No_Addr extern void __4_11_1__NORMAL_OPERATION_MODE.c; // CAP: 4.11.1 | ADDR: No_Addr extern void __4_11_2__ENERGY_DETECT_MODE.c; // CAP: 4.11.2 | ADDR: No_Addr extern void __4_11_3__GLOBAL_SOFT_POWER_DOWN_MODE.c; // CAP: 4.11.3 | ADDR: No_Addr extern void __4_11_4__PORT_BASED_POWER_DOWN.c; // CAP: 4.11.4 | ADDR: No_Addr extern void __4_11_5__WAKE_ON_LAN_WOL.c; // CAP: 4.11.5 | ADDR: No_Addr extern void __4_11_5_1__Direction_of_Energy.c; // CAP: 4.11.5.1 | ADDR: No_Addr extern void __4_11_5_2__Direction_of_Link_up.c; // CAP: 4.11.5.2 | ADDR: No_Addr extern void __4_11_5_3__Magic_Packet_TM.c; // CAP: 4.11.5.3 | ADDR: No_Addr extern void __4_11_5_4__Interrupt_Generation_on_Power_Management_Events.c; // CAP: 4.11.5.4 | ADDR: No_Addr extern void __4_12__Management_Interface.c; // CAP: 4.12 | ADDR: No_Addr extern void __4_12_1__SPI_SLAVE_BUS.c; // CAP: 4.12.1 | ADDR: No_Addr extern void __4_12_2__I2C_BUS.c; // CAP: 4.12.2 | ADDR: No_Addr extern void __4_12_3__MII_MANAGEMENT_MIIM_INTERFACE.c; // CAP: 4.12.3 | ADDR: No_Addr extern void __4_12_3_1__Standard_MIIM_Registers_Direct.c; // CAP: 4.12.3.1 | ADDR: No_Addr extern void __4_12_3_2__MDIO_Manageable_Device_MMD_Registers_Indirect.c; // CAP: 4.12.3.2 | ADDR: No_Addr extern void __4_13__In_Band_Management.c; // CAP: 4.13 | ADDR: No_Addr extern void __4_14__MAC_Interface_Ports_6_and_7.c; // CAP: 4.14 | ADDR: No_Addr extern void __4_14_1__MEDIA_INDEPENDENT_INTERFACE_MII_PORT_6.c; // CAP: 4.14.1 | ADDR: No_Addr extern void __4_14_2__REDUCED_MEDIA_INDEPENDENT_INTERFACE_RMII_PORT_6.c; // CAP: 4.14.2 | ADDR: No_Addr extern void __4_14_3__REDUCED_GIGABIT_MEDIA_INDEPENDENT_INTERFACE_RGMII_PORT_6.c; // CAP: 4.14.3 | ADDR: No_Addr extern void __4_14_4__SERIAL_GIGABIT_MEDIA_INDEPENDENT_INTERFACE_SGMII_PORT_7.c; // CAP: 4.14.4 | ADDR: No_Addr extern void __5_0__DEVICE_REGISTERS.c; // CAP: 5.0 | ADDR: No_Addr extern void __5_1__GLOBAL_REGISTERS_OVERVIEW.c; // CAP: 5.1 | ADDR: No_Addr extern void __5_1_1__GLOBAL_OPERATION_CONTROL_REGISTERS.c; // CAP: 5.1.1 | ADDR: No_Addr extern void __5_1_1_6__0x0010_0x0013_32_Global_Interrupt_Status_Register.c; // CAP: 5.1.1.6 | ADDR: 0x0010 extern void __5_1_1_7__0x0014_0x0017_32_Global_Interrupt_Mask_Register.c; // CAP: 5.1.1.7 | ADDR: 0x0014 extern void __5_1_1_8__0x0018_0x001B_32_Global_Port_Interrupt_Status_Register.c; // CAP: 5.1.1.8 | ADDR: 0x0018 extern void __5_1_1_9__0x001C_0x001F_32_Global_Port_Interrupt_Mask_Register.c; // CAP: 5.1.1.9 | ADDR: 0x001C extern void __5_1_2__GLOBAL_IO_CONTROL_REGISTERS.c; // CAP: 5.1.2 | ADDR: No_Addr extern void __5_1_2_1__0x0100_0x0100_08_Serial_IO_Control_Register.c; // CAP: 5.1.2.1 | ADDR: 0x0100 extern void __5_1_2_2__0x0103_0x0103_08_Output_Clock_Control_Register.c; // CAP: 5.1.2.2 | ADDR: 0x0103 extern void __5_1_2_3__0x0104_0x0107_32_In_Band_Management_IBA_Control_Register.c; // CAP: 5.1.2.3 | ADDR: 0x0104 extern void __5_1_2_4__0x010D_0x010D_08_I_O_Drive_Strength_Register.c; // CAP: 5.1.2.4 | ADDR: 0x010D extern void __5_1_2_5__0x0110_0x0113_32_In_Band_Management_IBA_Operation_Status_1_Register.c; // CAP: 5.1.2.5 | ADDR: 0x0110 extern void __5_1_2_6__0x0120_0x0123_32_LED_Override_Register.c; // CAP: 5.1.2.6 | ADDR: 0x0120 extern void __5_1_2_7__0x0124_0x0127_32_LED_Output_Register.c; // CAP: 5.1.2.7 | ADDR: 0x0124 extern void __5_1_2_8__0x0128_0x012B_32_LED2_0_LED2_1_Source_Register.c; // CAP: 5.1.2.8 | ADDR: 0x0128 extern void __5_1_3__GLOBAL_PHY_CONTROL_AND_STATUS_REGISTERS.c; // CAP: 5.1.3 | ADDR: No_Addr extern void __5_1_3_1__0x0201_0x0201_08_Power_Down_Control_0_Register.c; // CAP: 5.1.3.1 | ADDR: 0x0201 extern void __5_1_3_2__0x0210_0x0213_32_LED_Configuration_Strap_Register.c; // CAP: 5.1.3.2 | ADDR: 0x0210 extern void __5_1_4__GLOBAL_SWITCH_CONTROL_REGISTERS.c; // CAP: 5.1.4 | ADDR: No_Addr extern void __5_1_4_1__0x0300_0x0300_08_Switch_Operation_Register.c; // CAP: 5.1.4.1 | ADDR: 0x0300 extern void __5_1_4_2__0x0302_0x0302_08_Switch_MAC_Address_0_Register.c; // CAP: 5.1.4.2 | ADDR: 0x0302 extern void __5_1_4_3__0x0303_0x0303_08_Switch_MAC_Address_1_Register.c; // CAP: 5.1.4.3 | ADDR: 0x0303 extern void __5_1_4_4__0x0304_0x0304_08_Switch_MAC_Address_2_Register.c; // CAP: 5.1.4.4 | ADDR: 0x0304 extern void __5_1_4_5__0x0305_0x0305_08_Switch_MAC_Address_3_Register.c; // CAP: 5.1.4.5 | ADDR: 0x0305 extern void __5_1_4_6__0x0306_0x0306_08_Switch_MAC_Address_4_Register.c; // CAP: 5.1.4.6 | ADDR: 0x0306 extern void __5_1_4_7__0x0307_0x0307_08_Switch_MAC_Address_5_Register.c; // CAP: 5.1.4.7 | ADDR: 0x0307 extern void __5_1_4_8__0x0308_0x0309_16_Switch_Maximum_Transmit_Unit_Register.c; // CAP: 5.1.4.8 | ADDR: 0x0308 extern void __5_1_4_9__0x030A_0x030B_16_Switch_ISP_TPID_Register.c; // CAP: 5.1.4.9 | ADDR: 0x030A extern void __5_1_4_10__0x030C_0x030D_16_Switch_HSR_TPID_Register.c; // CAP: 5.1.4.10 | ADDR: 0x030C extern void __5_1_4_11__0x030E_0x030F_16_AVB_Credit_Based_Shaper_Strategy_Register.c; // CAP: 5.1.4.11 | ADDR: 0x030E extern void __5_1_4_12__0x0310_0x0310_08_Switch_Lookup_Engine_Control_0_Register.c; // CAP: 5.1.4.12 | ADDR: 0x0310 extern void __5_1_4_13__0x0311_0x0311_08_Switch_Lookup_Engine_Control_1_Register.c; // CAP: 5.1.4.13 | ADDR: 0x0311 extern void __5_1_4_14__0x0312_0x0312_08_Switch_Lookup_Engine_Control_2_Register.c; // CAP: 5.1.4.14 | ADDR: 0x0312 extern void __5_1_4_15__0x0313_0x0313_08_Switch_Lookup_Engine_Control_3_Register.c; // CAP: 5.1.4.15 | ADDR: 0x0313 extern void __5_1_4_16__0x0314_0x0314_08_Address_Lookup_Table_Interrupt_Register.c; // CAP: 5.1.4.16 | ADDR: 0x0314 extern void __5_1_4_17__0x0315_0x0315_08_Address_Lookup_Table_Mask_Register.c; // CAP: 5.1.4.17 | ADDR: 0x0315 extern void __5_1_4_18__0x0316_0x0317_16_Address_Lookup_Table_Entry_Index_0_Register.c; // CAP: 5.1.4.18 | ADDR: 0x0316 extern void __5_1_4_19__0x0318_0x0319_16_Address_Lookup_Table_Entry_Index_1_Register.c; // CAP: 5.1.4.19 | ADDR: 0x0318 extern void __5_1_4_20__0x031A_0x031B_16_Address_Lookup_Table_Entry_Index_2_Register.c; // CAP: 5.1.4.20 | ADDR: 0x031A extern void __5_1_4_21__0x0320_0x0323_32_Unknown_Unicast_Control_Register.c; // CAP: 5.1.4.21 | ADDR: 0x0320 extern void __5_1_4_22__0x0324_0x0327_32_Unknown_Multicast_Control_Register.c; // CAP: 5.1.4.22 | ADDR: 0x0324 extern void __5_1_4_23__0x0328_0x032B_32_Unknown_VLAN_ID_Control_Register.c; // CAP: 5.1.4.23 | ADDR: 0x0328 extern void __5_1_4_24__0x0330_0x0330_08_Switch_MAC_Control_0_Register.c; // CAP: 5.1.4.24 | ADDR: 0x0330 extern void __5_1_4_25__0x0331_0x0331_08_Switch_MAC_Control_1_Register.c; // CAP: 5.1.4.25 | ADDR: 0x0331 extern void __5_1_4_26__0x0332_0x0332_08_Switch_MAC_Control_2_Register.c; // CAP: 5.1.4.26 | ADDR: 0x0332 extern void __5_1_4_27__0x0333_0x0333_08_Switch_MAC_Control_3_Register.c; // CAP: 5.1.4.27 | ADDR: 0x0333 extern void __5_1_4_28__0x0334_0x0334_08_Switch_MAC_Control_4_Register.c; // CAP: 5.1.4.28 | ADDR: 0x0334 extern void __5_1_4_29__0x0335_0x0335_08_Switch_MAC_Control_5_Register.c; // CAP: 5.1.4.29 | ADDR: 0x0335 extern void __5_1_4_30__0x0336_0x0336_08_Switch_MIB_Control_Register.c; // CAP: 5.1.4.30 | ADDR: 0x0336 extern void __5_1_4_31__0x0338_0x0338_08_802_1p_Priority_Mapping_0_Register.c; // CAP: 5.1.4.31 | ADDR: 0x0338 extern void __5_1_4_32__0x0339_0x0339_08_802_1p_Priority_Mapping_1_Register.c; // CAP: 5.1.4.32 | ADDR: 0x0339 extern void __5_1_4_33__0x033A_0x033A_08_802_1p_Priority_Mapping_2_Register.c; // CAP: 5.1.4.33 | ADDR: 0x033A extern void __5_1_4_34__0x033B_0x033B_08_802_1p_Priority_Mapping_3_Register.c; // CAP: 5.1.4.34 | ADDR: 0x033B extern void __5_1_4_35__0x033E_0x033E_08_IP_DiffServ_Priority_Enable_Register.c; // CAP: 5.1.4.35 | ADDR: 0x033E extern void __5_1_4_36__0x0340_0x0340_08_IP_DiffServ_Priority_Mapping_0_Register.c; // CAP: 5.1.4.36 | ADDR: 0x0340 extern void __5_1_4_37__0x0341_0x0341_08_IP_DiffServ_Priority_Mapping_1_Register.c; // CAP: 5.1.4.37 | ADDR: 0x0341 extern void __5_1_4_38__0x0342_0x0342_08_IP_DiffServ_Priority_Mapping_2_Register.c; // CAP: 5.1.4.38 | ADDR: 0x0342 extern void __5_1_4_39__0x0343_0x0343_08_IP_DiffServ_Priority_Mapping_3_Register.c; // CAP: 5.1.4.39 | ADDR: 0x0343 extern void __5_1_4_40__0x0344_0x0344_08_IP_DiffServ_Priority_Mapping_4_Register.c; // CAP: 5.1.4.40 | ADDR: 0x0344 extern void __5_1_4_41__0x0345_0x0345_08_IP_DiffServ_Priority_Mapping_5_Register.c; // CAP: 5.1.4.41 | ADDR: 0x0345 extern void __5_1_4_42__0x0346_0x0346_08_IP_DiffServ_Priority_Mapping_6_Register.c; // CAP: 5.1.4.42 | ADDR: 0x0346 extern void __5_1_4_43__0x0347_0x0347_08_IP_DiffServ_Priority_Mapping_7_Register.c; // CAP: 5.1.4.43 | ADDR: 0x0347 extern void __5_1_4_44__0x0348_0x0348_08_IP_DiffServ_Priority_Mapping_8_Register.c; // CAP: 5.1.4.44 | ADDR: 0x0348 extern void __5_1_4_45__0x0349_0x0349_08_IP_DiffServ_Priority_Mapping_9_Register.c; // CAP: 5.1.4.45 | ADDR: 0x0349 extern void __5_1_4_46__0x034A_0x034A_08_IP_DiffServ_Priority_Mapping_10_Register.c; // CAP: 5.1.4.46 | ADDR: 0x034A extern void __5_1_4_47__0x034B_0x034B_08_IP_DiffServ_Priority_Mapping_11_Register.c; // CAP: 5.1.4.47 | ADDR: 0x034B extern void __5_1_4_48__0x034C_0x034C_08_IP_DiffServ_Priority_Mapping_12_Register.c; // CAP: 5.1.4.48 | ADDR: 0x034C extern void __5_1_4_49__0x034D_0x034D_08_IP_DiffServ_Priority_Mapping_13_Register.c; // CAP: 5.1.4.49 | ADDR: 0x034D extern void __5_1_4_50__0x034E_0x034E_08_IP_DiffServ_Priority_Mapping_14_Register.c; // CAP: 5.1.4.50 | ADDR: 0x034E extern void __5_1_4_51__0x034F_0x034F_08_IP_DiffServ_Priority_Mapping_15_Register.c; // CAP: 5.1.4.51 | ADDR: 0x034F extern void __5_1_4_52__0x0350_0x0350_08_IP_DiffServ_Priority_Mapping_16_Register.c; // CAP: 5.1.4.52 | ADDR: 0x0350 extern void __5_1_4_53__0x0351_0x0351_08_IP_DiffServ_Priority_Mapping_17_Register.c; // CAP: 5.1.4.53 | ADDR: 0x0351 extern void __5_1_4_54__0x0352_0x0352_08_IP_DiffServ_Priority_Mapping_18_Register.c; // CAP: 5.1.4.54 | ADDR: 0x0352 extern void __5_1_4_55__0x0353_0x0353_08_IP_DiffServ_Priority_Mapping_19_Register.c; // CAP: 5.1.4.55 | ADDR: 0x0353 extern void __5_1_4_56__0x0354_0x0354_08_IP_DiffServ_Priority_Mapping_20_Register.c; // CAP: 5.1.4.56 | ADDR: 0x0354 extern void __5_1_4_57__0x0355_0x0355_08_IP_DiffServ_Priority_Mapping_21_Register.c; // CAP: 5.1.4.57 | ADDR: 0x0355 extern void __5_1_4_58__0x0356_0x0356_08_IP_DiffServ_Priority_Mapping_22_Register.c; // CAP: 5.1.4.58 | ADDR: 0x0356 extern void __5_1_4_59__0x0357_0x0357_08_IP_DiffServ_Priority_Mapping_23_Register.c; // CAP: 5.1.4.59 | ADDR: 0x0357 extern void __5_1_4_60__0x0358_0x0358_08_IP_DiffServ_Priority_Mapping_24_Register.c; // CAP: 5.1.4.60 | ADDR: 0x0358 extern void __5_1_4_61__0x0359_0x0359_08_IP_DiffServ_Priority_Mapping_25_Register.c; // CAP: 5.1.4.61 | ADDR: 0x0359 extern void __5_1_4_62__0x035A_0x035A_08_IP_DiffServ_Priority_Mapping_26_Register.c; // CAP: 5.1.4.62 | ADDR: 0x035A extern void __5_1_4_63__0x035B_0x035B_08_IP_DiffServ_Priority_Mapping_27_Register.c; // CAP: 5.1.4.63 | ADDR: 0x035B extern void __5_1_4_64__0x035C_0x035C_08_IP_DiffServ_Priority_Mapping_28_Register.c; // CAP: 5.1.4.64 | ADDR: 0x035C extern void __5_1_4_65__0x035D_0x035D_08_IP_DiffServ_Priority_Mapping_29_Register.c; // CAP: 5.1.4.65 | ADDR: 0x035D extern void __5_1_4_66__0x035E_0x035E_08_IP_DiffServ_Priority_Mapping_30_Register.c; // CAP: 5.1.4.66 | ADDR: 0x035E extern void __5_1_4_67__0x035F_0x035F_08_IP_DiffServ_Priority_Mapping_31_Register.c; // CAP: 5.1.4.67 | ADDR: 0x035F extern void __5_1_4_68__0x0370_0x0370_08_Global_Port_Mirroring_and_Snooping_Control_Register.c; // CAP: 5.1.4.68 | ADDR: 0x0370 extern void __5_1_4_69__0x0378_0x0378_08_WRED_DiffServ_Color_Mapping_Register.c; // CAP: 5.1.4.69 | ADDR: 0x0378 extern void __5_1_4_70__0x037C_0x037C_08_PTP_Event_Message_Priority_Register.c; // CAP: 5.1.4.70 | ADDR: 0x037C extern void __5_1_4_71__0x037D_0x037D_08_PTP_Non_Event_Message_Priority_Register.c; // CAP: 5.1.4.71 | ADDR: 0x037D extern void __5_1_4_72__0x0390_0x0393_32_Queue_Management_Control_0_Register.c; // CAP: 5.1.4.72 | ADDR: 0x0390 extern void __5_1_5__GLOBAL_SWITCH_LOOK_UP_ENGINE_LUE_CONTROL_REGISTERS.c; // CAP: 5.1.5 | ADDR: No_Addr extern void __5_1_5_1__0x0400_0x0403_32_VLAN_Table_Entry_0_Register.c; // CAP: 5.1.5.1 | ADDR: 0x0400 extern void __5_1_5_2__0x0404_0x0407_32_VLAN_Table_Entry_1_Register.c; // CAP: 5.1.5.2 | ADDR: 0x0404 extern void __5_1_5_3__0x0408_0x040B_32_VLAN_Table_Entry_2_Register.c; // CAP: 5.1.5.3 | ADDR: 0x0408 extern void __5_1_5_4__0x040C_0x040D_16_VLAN_Table_Index_Register.c; // CAP: 5.1.5.4 | ADDR: 0x040C extern void __5_1_5_5__0x040E_0x040E_08_VLAN_Table_Access_Control_Register.c; // CAP: 5.1.5.5 | ADDR: 0x040E extern void __5_1_5_6__0x0410_0x0413_32_ALU_Table_Index_0_Register.c; // CAP: 5.1.5.6 | ADDR: 0x0410 extern void __5_1_5_7__0x0414_0x0417_32_ALU_Table_Index_1_Register.c; // CAP: 5.1.5.7 | ADDR: 0x0414 extern void __5_1_5_8__0x0418_0x041B_32_ALU_Table_Access_Control_Register.c; // CAP: 5.1.5.8 | ADDR: 0x0418 extern void __5_1_5_9__0x041C_0x041F_32_Static_Address_and_Reserved_Multicast_Table_Control_Register.c; // CAP: 5.1.5.9 | ADDR: 0x041C extern void __5_1_5_10__0x0420_0x0423_32_ALU_Static_Address_Table_Entry_1_Register.c; // CAP: 5.1.5.10 | ADDR: 0x0420 extern void __5_1_5_11__0x0424_0x0427_32_ALU_Static_Address_Reserved_Multicast_Table_Entry_2_Register.c; // CAP: 5.1.5.11 | ADDR: 0x0424 extern void __5_1_5_12__0x0428_0x042B_32_ALU_Static_Address_Table_Entry_3_Register.c; // CAP: 5.1.5.12 | ADDR: 0x0428 extern void __5_1_5_13__0x042C_0x042F_32_ALU_Static_Address_Table_Entry_4_Register.c; // CAP: 5.1.5.13 | ADDR: 0x042C extern void __5_1_5_14__0x0444_0x0447_32_Global_HSR_ALU_Index_Register_1.c; // CAP: 5.1.5.14 | ADDR: 0x0444 extern void __5_1_5_15__0x0448_0x044B_32_Global_HSR_ALU_Index_Register_2.c; // CAP: 5.1.5.15 | ADDR: 0x0448 extern void __5_1_5_16__0x0450_0x0453_32_Global_HSR_ALU_Access_Control_Register.c; // CAP: 5.1.5.16 | ADDR: 0x0450 extern void __5_1_5_17__0x0454_0x0457_32_Global_HSR_ALU_Value_A_Register.c; // CAP: 5.1.5.17 | ADDR: 0x0454 extern void __5_1_5_18__0x0458_0x045B_32_Global_HSR_ALU_Value_B_Register.c; // CAP: 5.1.5.18 | ADDR: 0x0458 extern void __5_1_5_19__0x045C_0x045F_32_Global_HSR_ALU_Value_C_Register.c; // CAP: 5.1.5.19 | ADDR: 0x045C extern void __5_1_5_20__0x0460_0x0463_32_Global_HSR_ALU_Value_D_Register.c; // CAP: 5.1.5.20 | ADDR: 0x0460 extern void __5_1_5_21__0x0464_0x0467_32_Global_HSR_ALU_Value_E_Register.c; // CAP: 5.1.5.21 | ADDR: 0x0464 extern void __5_1_5_22__0x0468_0x046B_32_Global_HSR_ALU_Value_F_Register.c; // CAP: 5.1.5.22 | ADDR: 0x0468 extern void __5_1_5_23__0x046C_0x046F_32_Global_HSR_ALU_Value_G_Register.c; // CAP: 5.1.5.23 | ADDR: 0x046C extern void __5_1_6__GLOBAL_SWITCH_PTP_CONTROL_REGISTERS.c; // CAP: 5.1.6 | ADDR: No_Addr extern void __5_1_6_1__0x0500_0x0501_16_Global_PTP_Clock_Control_Register.c; // CAP: 5.1.6.1 | ADDR: 0x0500 extern void __5_1_6_2__0x0502_0x0503_16_Global_PTP_RTC_Clock_Phase_Register.c; // CAP: 5.1.6.2 | ADDR: 0x0502 extern void __5_1_6_3__0x0504_0x0505_16_Global_PTP_RTC_Clock_Nanosecond_High_Word_Register.c; // CAP: 5.1.6.3 | ADDR: 0x0504 extern void __5_1_6_4__0x0506_0x0507_16_Global_PTP_RTC_Clock_Nanosecond_Low_Word_Register.c; // CAP: 5.1.6.4 | ADDR: 0x0506 extern void __5_1_6_5__0x0508_0x0509_16_Global_PTP_RTC_Clock_Second_High_Word_Register.c; // CAP: 5.1.6.5 | ADDR: 0x0508 extern void __5_1_6_6__0x050A_0x050B_16_Global_PTP_RTC_Clock_Second_Low_Word_Register.c; // CAP: 5.1.6.6 | ADDR: 0x050A extern void __5_1_6_7__0x050C_0x050D_16_Global_PTP_Clock_Sub_Nanosecond_Rate_High_Word_Register.c; // CAP: 5.1.6.7 | ADDR: 0x050C extern void __5_1_6_8__0x050E_0x050F_16_Global_PTP_Clock_Sub_Nanosecond_Rate_Low_Word_Register.c; // CAP: 5.1.6.8 | ADDR: 0x050E extern void __5_1_6_9__0x0510_0x0511_16_Global_PTP_Clock_Temp_Adjustment_Duration_High_Word_Register.c; // CAP: 5.1.6.9 | ADDR: 0x0510 extern void __5_1_6_10__0x0512_0x0513_16_Global_PTP_Clock_Temp_Adjustment_Duration_Low_Word_Register.c; // CAP: 5.1.6.10 | ADDR: 0x0512 extern void __5_1_6_11__0x0514_0x0515_16_Global_PTP_Message_Config_1_Register.c; // CAP: 5.1.6.11 | ADDR: 0x0514 extern void __5_1_6_12__0x0516_0x0517_16_Global_PTP_Message_Config_2_Register.c; // CAP: 5.1.6.12 | ADDR: 0x0516 extern void __5_1_6_13__0x0518_0x0519_16_Global_PTP_Domain_and_Version_Register.c; // CAP: 5.1.6.13 | ADDR: 0x0518 extern void __5_1_6_14__0x0520_0x0523_32_Global_PTP_Unit_Index_Register.c; // CAP: 5.1.6.14 | ADDR: 0x0520 extern void __5_1_6_15__0x0524_0x0527_32_GPIO_Status_Monitor_0_Register.c; // CAP: 5.1.6.15 | ADDR: 0x0524 extern void __5_1_6_16__0x0528_0x052B_32_GPIO_Status_Monitor_1_Register.c; // CAP: 5.1.6.16 | ADDR: 0x0528 extern void __5_1_6_17__0x052C_0x052F_32_Timestamp_Control_and_Status_Register.c; // CAP: 5.1.6.17 | ADDR: 0x052C extern void __5_1_6_18__0x0530_0x0533_32_Trigger_Output_Unit_Target_Time_Nanosecond_Register.c; // CAP: 5.1.6.18 | ADDR: 0x0530 extern void __5_1_6_19__0x0534_0x0537_32_Trigger_Output_Unit_Target_Time_Second_Register.c; // CAP: 5.1.6.19 | ADDR: 0x0534 extern void __5_1_6_20__0x0538_0x053B_32_Trigger_Output_Unit_Control_1_Register.c; // CAP: 5.1.6.20 | ADDR: 0x0538 extern void __5_1_6_21__0x053C_0x053F_32_Trigger_Output_Unit_Control_2_Register.c; // CAP: 5.1.6.21 | ADDR: 0x053C extern void __5_1_6_22__0x0540_0x0543_32_Trigger_Output_Unit_Control_3_Register.c; // CAP: 5.1.6.22 | ADDR: 0x0540 extern void __5_1_6_23__0x0544_0x0547_32_Trigger_Output_Unit_Control_4_Register.c; // CAP: 5.1.6.23 | ADDR: 0x0544 extern void __5_1_6_24__0x0548_0x054B_32_Trigger_Output_Unit_Control_5_Register.c; // CAP: 5.1.6.24 | ADDR: 0x0548 extern void __5_1_6_25__0x0550_0x0553_32_Timestamp_Status_and_Control_Register.c; // CAP: 5.1.6.25 | ADDR: 0x0550 extern void __5_1_6_26__0x0554_0x0557_32_Timestamp_1st_Sample_Time_Nanoseconds_Register.c; // CAP: 5.1.6.26 | ADDR: 0x0554 extern void __5_1_6_27__0x0558_0x055B_32_Timestamp_1st_Sample_Time_Seconds_Register.c; // CAP: 5.1.6.27 | ADDR: 0x0558 extern void __5_1_6_28__0x055C_0x055F_32_Timestamp_1st_Sample_Time_Phase_Register.c; // CAP: 5.1.6.28 | ADDR: 0x055C extern void __5_1_6_29__0x0560_0x0563_32_Timestamp_2nd_Sample_Time_Nanoseconds_Register.c; // CAP: 5.1.6.29 | ADDR: 0x0560 extern void __5_1_6_30__0x0564_0x0567_32_Timestamp_2nd_Sample_Time_Seconds_Register.c; // CAP: 5.1.6.30 | ADDR: 0x0564 extern void __5_1_6_31__0x0568_0x056F_32_Timestamp_2nd_Sample_Time_Phase_Register.c; // CAP: 5.1.6.31 | ADDR: 0x0568 extern void __5_1_6_32__0x056C_0x056F_32_Timestamp_3rd_Sample_Time_Nanoseconds_Register.c; // CAP: 5.1.6.32 | ADDR: 0x056C extern void __5_1_6_33__0x0570_0x0573_32_Timestamp_3rd_Sample_Time_Seconds_Register.c; // CAP: 5.1.6.33 | ADDR: 0x0570 extern void __5_1_6_34__0x0574_0x0577_32_Timestamp_3rd_Sample_Time_Phase_Register.c; // CAP: 5.1.6.34 | ADDR: 0x0574 extern void __5_1_6_35__0x0578_0x057B_32_Timestamp_4th_Sample_Time_Nanoseconds_Register.c; // CAP: 5.1.6.35 | ADDR: 0x0578 extern void __5_1_6_36__0x057C_0x057F_32_Timestamp_4th_Sample_Time_Seconds_Register.c; // CAP: 5.1.6.36 | ADDR: 0x057C extern void __5_1_6_37__0x0580_0x0583_32_Timestamp_4th_Sample_Time_Phase_Register.c; // CAP: 5.1.6.37 | ADDR: 0x0580 extern void __5_1_6_38__0x0584_0x0587_32_Timestamp_5th_Sample_Time_Nanoseconds_Register.c; // CAP: 5.1.6.38 | ADDR: 0x0584 extern void __5_1_6_39__0x0588_0x058B_32_Timestamp_5th_Sample_Time_Seconds_Register.c; // CAP: 5.1.6.39 | ADDR: 0x0588 extern void __5_1_6_40__0x058C_0x058F_32_Timestamp_5th_Sample_Time_Phase_Register.c; // CAP: 5.1.6.40 | ADDR: 0x058C extern void __5_1_6_41__0x0590_0x0593_32_Timestamp_6th_Sample_Time_Nanoseconds_Register.c; // CAP: 5.1.6.41 | ADDR: 0x0590 extern void __5_1_6_42__0x0594_0x0597_32_Timestamp_6th_Sample_Time_Seconds_Register.c; // CAP: 5.1.6.42 | ADDR: 0x0594 extern void __5_1_6_43__0x0598_0x059B_32_Timestamp_6th_Sample_Time_Phase_Register.c; // CAP: 5.1.6.43 | ADDR: 0x0598 extern void __5_1_6_44__0x059C_0x059F_32_Timestamp_7th_Sample_Time_Nanoseconds_Register.c; // CAP: 5.1.6.44 | ADDR: 0x059C extern void __5_1_6_45__0x05A0_0x05A3_32_Timestamp_7th_Sample_Time_Seconds_Register.c; // CAP: 5.1.6.45 | ADDR: 0x05A0 extern void __5_1_6_46__0x05A4_0x05A7_32_Timestamp_7th_Sample_Time_Phase_Register.c; // CAP: 5.1.6.46 | ADDR: 0x05A4 extern void __5_1_6_47__0x05A8_0x05AB_32_Timestamp_8th_Sample_Time_Nanoseconds_Register.c; // CAP: 5.1.6.47 | ADDR: 0x05A8 extern void __5_1_6_48__0x05AC_0x05AF_32_Timestamp_8th_Sample_Time_Seconds_Register.c; // CAP: 5.1.6.48 | ADDR: 0x05AC extern void __5_1_6_49__0x05B0_0x05B3_32_Timestamp_8th_Sample_Time_Phase_Register.c; // CAP: 5.1.6.49 | ADDR: 0x05B0 extern void __5_1_7__GLOBAL_SWITCH_RING_REDUNDANCY_CONTROL_REGISTERS.c; // CAP: 5.1.7 | ADDR: No_Addr extern void __5_1_7_1__0x0604_0x0607_32_Global_DLR_Source_Port_Register.c; // CAP: 5.1.7.1 | ADDR: 0x0604 extern void __5_1_7_2__0x0608_0x060B_32_Global_DLR_Source_IP_Address_Register.c; // CAP: 5.1.7.2 | ADDR: 0x0608 extern void __5_1_7_3__0x0610_0x0610_08_Global_DLR_Control_Register.c; // CAP: 5.1.7.3 | ADDR: 0x0610 extern void __5_1_7_4__0x0611_0x0611_08_Global_DLR_State_Register.c; // CAP: 5.1.7.4 | ADDR: 0x0611 extern void __5_1_7_5__0x0612_0x0612_08_Global_DLR_Supervisor_Precedent_Register.c; // CAP: 5.1.7.5 | ADDR: 0x0612 extern void __5_1_7_6__0x0614_0x0617_32_Global_DLR_Beacon_Interval_Register.c; // CAP: 5.1.7.6 | ADDR: 0x0614 extern void __5_1_7_7__0x0618_0x061B_32_Global_DLR_Beacon_Timeout_Register.c; // CAP: 5.1.7.7 | ADDR: 0x0618 extern void __5_1_7_8__0x061C_0x061F_32_Global_DLR_Beacon_Timeout_Window_Register.c; // CAP: 5.1.7.8 | ADDR: 0x061C extern void __5_1_7_9__0x0620_0x0621_16_Global_DLR_VLAN_ID_Register.c; // CAP: 5.1.7.9 | ADDR: 0x0620 extern void __5_1_7_10__0x0622_0x0627_48_Global_DLR_Destination_Address_Register.c; // CAP: 5.1.7.10 | ADDR: 0x0622 extern void __5_1_7_11__0x0628_0x062B_32_Global_DLR_Port_Map_Register.c; // CAP: 5.1.7.11 | ADDR: 0x0628 extern void __5_1_7_12__0x062C_0x062C_08_Global_DLR_Class_Register.c; // CAP: 5.1.7.12 | ADDR: 0x062C extern void __5_1_7_13__0x0640_0x0643_32_Global_HSR_Port_Map_Register.c; // CAP: 5.1.7.13 | ADDR: 0x0640 extern void __5_1_7_14__0x0644_0x0644_08_Global_HSR_AME_Control_Register_0.c; // CAP: 5.1.7.14 | ADDR: 0x0644 extern void __5_1_7_15__0x0645_0x0645_08_Global_HSR_AME_Control_Register_1.c; // CAP: 5.1.7.15 | ADDR: 0x0645 extern void __5_1_7_16__0x0648_0x064B_32_Global_HSR_AME_Age_Period_Register.c; // CAP: 5.1.7.16 | ADDR: 0x0648 extern void __5_1_7_17__0x064C_0x064C_08_Global_HSR_AME_Interrupt_Register.c; // CAP: 5.1.7.17 | ADDR: 0x064C extern void __5_1_7_18__0x064D_0x064D_08_Global_HSR_AME_Interrupt_Mask_Register.c; // CAP: 5.1.7.18 | ADDR: 0x064D extern void __5_2__PORT_REGISTERS_OVERVIEW.c; // CAP: 5.2 | ADDR: No_Addr extern void __5_2_1__PORT_N_PORT_OPERATION_CONTROL_REGISTERS.c; // CAP: 5.2.1 | ADDR: No_Addr extern void __5_2_1_1__0xN000_0xN000_08_Port_Default_Tag_0_Register.c; // CAP: 5.2.1.1 | ADDR: No_Addr extern void __5_2_1_2__0xN001_0xN001_08_Port_Default_Tag_1_Register.c; // CAP: 5.2.1.2 | ADDR: No_Addr extern void __5_2_1_3__0xN013_0xN013_08_Port_PME_WoL_Event_Register.c; // CAP: 5.2.1.3 | ADDR: No_Addr extern void __5_2_1_4__0xN017_0xN017_08_Port_PME_WoL_Enable_Register.c; // CAP: 5.2.1.4 | ADDR: No_Addr extern void __5_2_1_5__0xN01B_0xN01B_08_Port_Interrupt_Status_Register.c; // CAP: 5.2.1.5 | ADDR: No_Addr extern void __5_2_1_6__0xN01F_0xN01F_08_Port_Interrupt_Mask_Register.c; // CAP: 5.2.1.6 | ADDR: No_Addr extern void __5_2_1_7__0xN020_0xN020_08_Port_Operation_Control_0_Register.c; // CAP: 5.2.1.7 | ADDR: No_Addr extern void __5_2_1_8__0xN030_0xN030_08_Port_Status_Register.c; // CAP: 5.2.1.8 | ADDR: No_Addr extern void __5_2_2__PORT_N_PORT_ETHERNET_PHY_REGISTERS.c; // CAP: 5.2.2 | ADDR: No_Addr extern void __5_2_2_1__0xN100_0xN101_16_PHY_Basic_Control_Register.c; // CAP: 5.2.2.1 | ADDR: No_Addr extern void __5_2_2_2__0xN102_0xN103_16_PHY_Basic_Status_Register.c; // CAP: 5.2.2.2 | ADDR: No_Addr extern void __5_2_2_3__0xN104_0xN105_16_PHY_ID_High_Register.c; // CAP: 5.2.2.3 | ADDR: No_Addr extern void __5_2_2_4__0xN106_0xN107_16_PHY_ID_Low_Register.c; // CAP: 5.2.2.4 | ADDR: No_Addr extern void __5_2_2_5__0xN108_0xN109_16_PHY_Auto_Negotiation_Advertisement_Register.c; // CAP: 5.2.2.5 | ADDR: No_Addr extern void __5_2_2_6__0xN10A_0xN10B_16_PHY_Auto_Negotiation_Link_Partner_Ability_Register.c; // CAP: 5.2.2.6 | ADDR: No_Addr extern void __5_2_2_7__0xN10C_0xN10D_16_PHY_Auto_Negotiation_Expansion_Status_Register.c; // CAP: 5.2.2.7 | ADDR: No_Addr extern void __5_2_2_8__0xN10E_0xN10F_16_PHY_Auto_Negotiation_Next_Page_Register.c; // CAP: 5.2.2.8 | ADDR: No_Addr extern void __5_2_2_9__0xN110_0xN111_16_PHY_Auto_Negotiation_Link_Partner_Next_Page_Ability_Register.c; // CAP: 5.2.2.9 | ADDR: No_Addr extern void __5_2_2_10__0xN112_0xN113_16_PHY_1000BASE_T_Control_Register.c; // CAP: 5.2.2.10 | ADDR: No_Addr extern void __5_2_2_11__0xN114_0xN115_16_PHY_1000BASE_T_Status_Register.c; // CAP: 5.2.2.11 | ADDR: No_Addr extern void __5_2_2_12__0xN11A_0xN11B_16_PHY_MMD_Setup_Register.c; // CAP: 5.2.2.12 | ADDR: No_Addr extern void __5_2_2_13__0xN11C_0xN11D_16_PHY_MMD_Data_Register.c; // CAP: 5.2.2.13 | ADDR: No_Addr extern void __5_2_2_14__0xN11E_0xN11F_16_PHY_Extended_Status_Register.c; // CAP: 5.2.2.14 | ADDR: No_Addr extern void __5_2_2_15__0xN122_0xN123_16_PHY_Remote_Loopback_Register.c; // CAP: 5.2.2.15 | ADDR: No_Addr extern void __5_2_2_16__0xN124_0xN125_16_PHY_LinkMD_Register.c; // CAP: 5.2.2.16 | ADDR: No_Addr extern void __5_2_2_17__0xN126_0xN127_16_PHY_Digital_PMA_PCS_Status_Register.c; // CAP: 5.2.2.17 | ADDR: No_Addr extern void __5_2_2_18__0xN12A_0xN12B_16_Port_RXER_Count_Register.c; // CAP: 5.2.2.18 | ADDR: No_Addr extern void __5_2_2_19__0xN136_0xN137_16_Port_Interrupt_Control_Status_Register.c; // CAP: 5.2.2.19 | ADDR: No_Addr extern void __5_2_2_20__0xN138_0xN139_16_PHY_Auto_MDI_MDI_X_Register.c; // CAP: 5.2.2.20 | ADDR: No_Addr extern void __5_2_2_21__0xN13E_0xN13F_16_PHY_Control_Register.c; // CAP: 5.2.2.21 | ADDR: No_Addr extern void __5_2_3__PORT_N_PORT_SGMII_CONTROL_REGISTERS.c; // CAP: 5.2.3 | ADDR: No_Addr extern void __5_2_3_1__0xN200_0xN203_32_Port_SGMII_Address_Register.c; // CAP: 5.2.3.1 | ADDR: No_Addr extern void __5_2_3_2__0xN206_0xN207_16_Port_SGMII_Data_Register.c; // CAP: 5.2.3.2 | ADDR: No_Addr extern void __5_2_4__PORT_N_PORT_RGMII_MII_RMII_CONTROL_REGISTERS.c; // CAP: 5.2.4 | ADDR: No_Addr extern void __5_2_4_1__0xN300_0xN300_08_XMII_Port_Control_0_Register.c; // CAP: 5.2.4.1 | ADDR: No_Addr extern void __5_2_4_2__0xN301_0xN301_08_XMII_Port_Control_1_Register.c; // CAP: 5.2.4.2 | ADDR: No_Addr extern void __5_2_5__PORT_N_PORT_SWITCH_MAC_CONTROL_REGISTERS.c; // CAP: 5.2.5 | ADDR: No_Addr extern void __5_2_5_1__0xN400_0xN400_08_Port_MAC_Control_0_Register.c; // CAP: 5.2.5.1 | ADDR: No_Addr extern void __5_2_5_2__0xN401_0xN401_08_Port_MAC_Control_1_Register.c; // CAP: 5.2.5.2 | ADDR: No_Addr extern void __5_2_5_3__0xN403_0xN403_08_Port_Ingress_Rate_Limit_Control_Register.c; // CAP: 5.2.5.3 | ADDR: No_Addr extern void __5_2_5_4__0xN410_0xN410_08_Port_Priority_0_Ingress_Limit_Control_Register.c; // CAP: 5.2.5.4 | ADDR: No_Addr extern void __5_2_5_5__0xN411_0xN411_08_Port_Priority_1_Ingress_Limit_Control_Register.c; // CAP: 5.2.5.5 | ADDR: No_Addr extern void __5_2_5_6__0xN412_0xN412_08_Port_Priority_2_Ingress_Limit_Control_Register.c; // CAP: 5.2.5.6 | ADDR: No_Addr extern void __5_2_5_7__0xN413_0xN413_08_Port_Priority_3_Ingress_Limit_Control_Register.c; // CAP: 5.2.5.7 | ADDR: No_Addr extern void __5_2_5_8__0xN414_0xN414_08_Port_Priority_4_Ingress_Limit_Control_Register.c; // CAP: 5.2.5.8 | ADDR: No_Addr extern void __5_2_5_9__0xN415_0xN415_08_Port_Priority_5_Ingress_Limit_Control_Register.c; // CAP: 5.2.5.9 | ADDR: No_Addr extern void __5_2_5_10__0xN416_0xN416_08_Port_Priority_6_Ingress_Limit_Control_Register.c; // CAP: 5.2.5.10 | ADDR: No_Addr extern void __5_2_5_11__0xN417_0xN417_08_Port_Priority_7_Ingress_Limit_Control_Register.c; // CAP: 5.2.5.11 | ADDR: No_Addr extern void __5_2_5_12__0xN420_0xN420_08_Port_Queue_0_Egress_Limit_Control_Register.c; // CAP: 5.2.5.12 | ADDR: No_Addr extern void __5_2_5_13__0xN421_0xN421_08_Port_Queue_1_Egress_Limit_Control_Register.c; // CAP: 5.2.5.13 | ADDR: No_Addr extern void __5_2_5_14__0xN422_0xN422_08_Port_Queue_2_Egress_Limit_Control_Register.c; // CAP: 5.2.5.14 | ADDR: No_Addr extern void __5_2_5_15__0xN423_0xN423_08_Port_Queue_3_Egress_Limit_Control_Register.c; // CAP: 5.2.5.15 | ADDR: No_Addr extern void __5_2_6__PORT_N_PORT_SWITCH_MIB_COUNTERS_REGISTERS.c; // CAP: 5.2.6 | ADDR: No_Addr extern void __5_2_6_1__0xN500_0xN503_32_Port_MIB_Control_and_Status_Register.c; // CAP: 5.2.6.1 | ADDR: No_Addr extern void __5_2_6_2__0xN504_0xN507_32_Port_MIB_Data_Register.c; // CAP: 5.2.6.2 | ADDR: No_Addr extern void __5_2_7__PORT_N_PORT_SWITCH_ACL_CONTROL_REGISTERS.c; // CAP: 5.2.7 | ADDR: No_Addr extern void __5_2_7_1__0xN600_0xN600_08_Port_ACL_Access_0_Register.c; // CAP: 5.2.7.1 | ADDR: No_Addr extern void __5_2_7_2__0xN601_0xN601_08_Port_ACL_Access_1_Register.c; // CAP: 5.2.7.2 | ADDR: No_Addr extern void __5_2_7_3__0xN602_0xN602_08_Port_ACL_Access_2_Register.c; // CAP: 5.2.7.3 | ADDR: No_Addr extern void __5_2_7_4__0xN603_0xN603_08_Port_ACL_Access_3_Register.c; // CAP: 5.2.7.4 | ADDR: No_Addr extern void __5_2_7_5__0xN604_0xN604_08_Port_ACL_Access_4_Register.c; // CAP: 5.2.7.5 | ADDR: No_Addr extern void __5_2_7_6__0xN605_0xN605_08_Port_ACL_Access_5_Register.c; // CAP: 5.2.7.6 | ADDR: No_Addr extern void __5_2_7_7__0xN606_0xN606_08_Port_ACL_Access_6_Register.c; // CAP: 5.2.7.7 | ADDR: No_Addr extern void __5_2_7_8__0xN607_0xN607_08_Port_ACL_Access_7_Register.c; // CAP: 5.2.7.8 | ADDR: No_Addr extern void __5_2_7_9__0xN608_0xN608_08_Port_ACL_Access_8_Register.c; // CAP: 5.2.7.9 | ADDR: No_Addr extern void __5_2_7_10__0xN609_0xN609_08_Port_ACL_Access_9_Register.c; // CAP: 5.2.7.10 | ADDR: No_Addr extern void __5_2_7_11__0xN60A_0xN60A_08_Port_ACL_Access_A_Register.c; // CAP: 5.2.7.11 | ADDR: No_Addr extern void __5_2_7_12__0xN60B_0xN60B_08_Port_ACL_Access_B_Register.c; // CAP: 5.2.7.12 | ADDR: No_Addr extern void __5_2_7_13__0xN60C_0xN60C_08_Port_ACL_Access_C_Register.c; // CAP: 5.2.7.13 | ADDR: No_Addr extern void __5_2_7_14__0xN60D_0xN60D_08_Port_ACL_Access_D_Register.c; // CAP: 5.2.7.14 | ADDR: No_Addr extern void __5_2_7_15__0xN60E_0xN60E_08_Port_ACL_Access_E_Register.c; // CAP: 5.2.7.15 | ADDR: No_Addr extern void __5_2_7_16__0xN60F_0xN60F_08_Port_ACL_Access_F_Register.c; // CAP: 5.2.7.16 | ADDR: No_Addr extern void __5_2_7_17__0xN610_0xN610_08_Port_ACL_Byte_Enable_MSB_Register.c; // CAP: 5.2.7.17 | ADDR: No_Addr extern void __5_2_7_18__0xN611_0xN611_08_Port_ACL_Byte_Enable_LSB_Register.c; // CAP: 5.2.7.18 | ADDR: No_Addr extern void __5_2_7_19__0xN612_0xN612_08_Port_ACL_Access_Control_0_Register.c; // CAP: 5.2.7.19 | ADDR: No_Addr extern void __5_2_7_20__0xN613_0xN613_08_Port_ACL_Access_Control_1_Register.c; // CAP: 5.2.7.20 | ADDR: No_Addr extern void __5_2_8__PORT_N_PORT_SWITCH_INGRESS_CONTROL_REGISTERS.c; // CAP: 5.2.8 | ADDR: No_Addr extern void __5_2_8_1__0xN800_0xN800_08_Port_Mirroring_Control_Register.c; // CAP: 5.2.8.1 | ADDR: No_Addr extern void __5_2_8_2__0xN801_0xN801_08_Port_Priority_Control_Register.c; // CAP: 5.2.8.2 | ADDR: No_Addr extern void __5_2_8_3__0xN802_0xN802_08_Port_Ingress_MAC_Control_Register.c; // CAP: 5.2.8.3 | ADDR: No_Addr extern void __5_2_8_4__0xN803_0xN803_08_Port_Authentication_Control_Register.c; // CAP: 5.2.8.4 | ADDR: No_Addr extern void __5_2_8_5__0xN804_0xN807_32_Port_Pointer_Register.c; // CAP: 5.2.8.5 | ADDR: No_Addr extern void __5_2_8_6__0xN808_0xN80B_32_Port_Priority_to_Queue_Mapping_Register.c; // CAP: 5.2.8.6 | ADDR: No_Addr extern void __5_2_8_7__0xN80C_0xN80F_32_Port_Police_Control_Register.c; // CAP: 5.2.8.7 | ADDR: No_Addr extern void __5_2_8_8__0xN820_0xN823_32_Port_Police_Queue_Rate_Register.c; // CAP: 5.2.8.8 | ADDR: No_Addr extern void __5_2_8_9__0xN824_0xN827_32_Port_Police_Queue_Burst_Size_Register.c; // CAP: 5.2.8.9 | ADDR: No_Addr extern void __5_2_8_10__0xN830_0xN833_32_Port_WRED_Packet_Memory_Control_Register_0.c; // CAP: 5.2.8.10 | ADDR: No_Addr extern void __5_2_8_11__0xN834_0xN837_32_Port_WRED_Packet_Memory_Control_Register_1.c; // CAP: 5.2.8.11 | ADDR: No_Addr extern void __5_2_8_12__0xN840_0xN843_32_Port_WRED_Queue_Control_Register_0.c; // CAP: 5.2.8.12 | ADDR: No_Addr extern void __5_2_8_13__0xN844_0xN847_32_Port_WRED_Queue_Control_Register_1.c; // CAP: 5.2.8.13 | ADDR: No_Addr extern void __5_2_8_14__0xN848_0xN84B_32_Port_WRED_Queue_Performance_Monitor_Control_Register.c; // CAP: 5.2.8.14 | ADDR: No_Addr extern void __5_2_9__PORT_N_PORT_SWITCH_EGRESS_CONTROL_REGISTERS.c; // CAP: 5.2.9 | ADDR: No_Addr extern void __5_2_9_1__0xN900_0xN903_32_Port_Transmit_Queue_Index_Register.c; // CAP: 5.2.9.1 | ADDR: No_Addr extern void __5_2_9_2__0xN904_0xN907_32_Port_Transmit_Queue_PVID_Register.c; // CAP: 5.2.9.2 | ADDR: No_Addr extern void __5_2_9_3__0xN914_0xN914_08_Port_Transmit_Queue_Control_0_Register.c; // CAP: 5.2.9.3 | ADDR: No_Addr extern void __5_2_9_4__0xN915_0xN915_08_Port_Transmit_Queue_Control_1_Register.c; // CAP: 5.2.9.4 | ADDR: No_Addr extern void __5_2_9_5__0xN916_0xN917_16_Port_Transmit_Credit_Shaper_Control_0_Register.c; // CAP: 5.2.9.5 | ADDR: No_Addr extern void __5_2_9_6__0xN918_0xN919_16_Port_Transmit_Credit_Shaper_Control_1_Register.c; // CAP: 5.2.9.6 | ADDR: No_Addr extern void __5_2_9_7__0xN91A_0xN91B_16_Port_Transmit_Credit_Shaper_Control_2_Register.c; // CAP: 5.2.9.7 | ADDR: No_Addr extern void __5_2_9_8__0xN920_0xN920_08_Port_Time_Aware_Shaper_Control_Register.c; // CAP: 5.2.9.8 | ADDR: No_Addr extern void __5_2_9_9__0xN923_0xN923_08_Port_Time_Aware_Shaper_Event_Index_Register.c; // CAP: 5.2.9.9 | ADDR: No_Addr extern void __5_2_9_10__0xN924_0xN927_32_Port_Time_Aware_Shaper_Event_Register.c; // CAP: 5.2.9.10 | ADDR: No_Addr extern void __5_2_10__PORT_N_PORT_SWITCH_QUEUE_MANAGEMENT_CONTROL_REGISTERS.c; // CAP: 5.2.10 | ADDR: No_Addr extern void __5_2_10_1__0xNA00_0xNA03_32_Port_Control_0_Register.c; // CAP: 5.2.10.1 | ADDR: No_Addr extern void __5_2_10_2__0xNA04_0xNA07_32_Port_Control_1_Register.c; // CAP: 5.2.10.2 | ADDR: No_Addr extern void __5_2_11__PORT_N_PORT_SWITCH_ADDRESS_LOOKUP_CONTROL_REGISTERS.c; // CAP: 5.2.11 | ADDR: No_Addr extern void __5_2_11_1__0xNB00_0xNB00_08_Port_Control_2_Register.c; // CAP: 5.2.11.1 | ADDR: No_Addr extern void __5_2_11_2__0xNB01_0xNB01_08_Port_MSTP_Pointer_Register.c; // CAP: 5.2.11.2 | ADDR: No_Addr extern void __5_2_11_3__0xNB04_0xNB04_08_Port_MSTP_State_Register.c; // CAP: 5.2.11.3 | ADDR: No_Addr extern void __5_2_12__PORT_N_PORT_SWITCH_PTP_CONTROL_REGISTERS.c; // CAP: 5.2.12 | ADDR: No_Addr extern void __5_2_12_1__0xNC00_0xNC01_16_Port_PTP_Receive_Latency_Register.c; // CAP: 5.2.12.1 | ADDR: No_Addr extern void __5_2_12_2__0xNC02_0xNC03_16_Port_PTP_Transmit_Latency_Register.c; // CAP: 5.2.12.2 | ADDR: No_Addr extern void __5_2_12_3__0xNC04_0xNC05_16_Port_PTP_Asymmetry_Correction_Register.c; // CAP: 5.2.12.3 | ADDR: No_Addr extern void __5_2_12_4__0xNC08_0xNC09_16_Port_PTP_Egress_Timestamp_for_Request_and_Delay_High_Word_Register.c; // CAP: 5.2.12.4 | ADDR: No_Addr extern void __5_2_12_5__0xNC0A_0xNC0B_16_Port_PTP_Egress_Timestamp_for_Request_and_Delay_Low_Word_Register.c; // CAP: 5.2.12.5 | ADDR: No_Addr extern void __5_2_12_6__0xNC0C_0xNC0D_16_Port_PTP_Egress_Timestamp_for_Sync_High_Word_Register.c; // CAP: 5.2.12.6 | ADDR: No_Addr extern void __5_2_12_7__0xNC0E_0xNC0F_16_Port_PTP_Egress_Timestamp_for_Sync_Low_Word_Register.c; // CAP: 5.2.12.7 | ADDR: No_Addr extern void __5_2_12_8__0xNC10_0xNC11_16_Port_PTP_Egress_Timestamp_for_PDelay_Resp_High_Word_Register.c; // CAP: 5.2.12.8 | ADDR: No_Addr extern void __5_2_12_9__0xNC12_0xNC13_16_Port_PTP_Egress_Timestamp_for_PDelay_Resp_Low_Word_Register.c; // CAP: 5.2.12.9 | ADDR: No_Addr extern void __5_2_12_10__0xNC14_0xNC15_16_Port_PTP_Timestamp_Interrupt_Status_Register.c; // CAP: 5.2.12.10 | ADDR: No_Addr extern void __5_2_12_11__0xNC16_0xNC17_16_Port_PTP_Timestamp_Interrupt_Enable_Register.c; // CAP: 5.2.12.11 | ADDR: No_Addr extern void __5_2_12_12__0xNC18_0xNC1B_32_Port_PTP_Link_Delay_Register.c; // CAP: 5.2.12.12 | ADDR: No_Addr extern void __5_3__TABLES_AND_MIB_COUNTERS_ACCESS.c; // CAP: 5.3 | ADDR: No_Addr extern void __5_3_1__ADDRESS_LOOKUP_ALU_TABLE.c; // CAP: 5.3.1 | ADDR: No_Addr extern void __5_3_1_1__0x_____0x_____0_Address_Lookup_Table_Read_Operation.c; // CAP: 5.3.1.1 | ADDR: No_Addr extern void __5_3_1_2__0x_____0x_____0_Address_Lookup_Table_Search_Operation.c; // CAP: 5.3.1.2 | ADDR: No_Addr extern void __5_3_1_3__0x_____0x_____0_Address_Lookup_Table_Write_Operation.c; // CAP: 5.3.1.3 | ADDR: No_Addr extern void __5_3_1_4__0x0420_0x0423_32_ALU_Table_Entry_1_Register.c; // CAP: 5.3.1.4 | ADDR: 0x0420 extern void __5_3_1_5__0x0424_0x0427_32_ALU_Table_Entry_2_Register.c; // CAP: 5.3.1.5 | ADDR: 0x0424 extern void __5_3_1_6__0x0428_0x042B_32_ALU_Table_Entry_3_Register.c; // CAP: 5.3.1.6 | ADDR: 0x0428 extern void __5_3_1_7__0x042C_0x042F_32_ALU_Table_Entry_4_Register.c; // CAP: 5.3.1.7 | ADDR: 0x042C extern void __5_3_2__STATIC_ADDRESS_TABLE.c; // CAP: 5.3.2 | ADDR: No_Addr extern void __5_3_2_1__0x_____0x_____0_Static_Address_Table_Write_Operation.c; // CAP: 5.3.2.1 | ADDR: No_Addr extern void __5_3_2_2__0x_____0x_____0_Static_Address_Table_Read_Operation.c; // CAP: 5.3.2.2 | ADDR: No_Addr extern void __5_3_2_3__0x0420_0x0423_32_Static_Address_Table_Entry_1_Register.c; // CAP: 5.3.2.3 | ADDR: 0x0420 extern void __5_3_2_4__0x0424_0x0427_32_Static_Address_Table_Entry_2_Register.c; // CAP: 5.3.2.4 | ADDR: 0x0424 extern void __5_3_2_5__0x0428_0x042B_32_Static_Address_Table_Entry_3_Register.c; // CAP: 5.3.2.5 | ADDR: 0x0428 extern void __5_3_2_6__0x042C_0x042F_32_Static_Address_Table_Entry_4_Register.c; // CAP: 5.3.2.6 | ADDR: 0x042C extern void __5_3_3__RESERVED_MULTICAST_ADDRESS_TABLE.c; // CAP: 5.3.3 | ADDR: No_Addr extern void __5_3_3_1__0x_____0x_____0_Reserved_Multicast_Table_Write_Operation.c; // CAP: 5.3.3.1 | ADDR: No_Addr extern void __5_3_3_2__0x_____0x_____0_Reserved_Multicast_Table_Read_Operation.c; // CAP: 5.3.3.2 | ADDR: No_Addr extern void __5_3_3_3__0x0424_0x0427_32_Reserved_Multicast_Address_Table_Entry_2_Register.c; // CAP: 5.3.3.3 | ADDR: 0x0424 extern void __5_3_4__VLAN_TABLE.c; // CAP: 5.3.4 | ADDR: No_Addr extern void __5_3_4_1__VLAN_Table_Write_Operation.c; // CAP: 5.3.4.1 | ADDR: No_Addr extern void __5_3_4_2__VLAN_Table_Read_Operation.c; // CAP: 5.3.4.2 | ADDR: No_Addr extern void __5_3_5__ACCESS_CONTROL_LIST_ACL_TABLE.c; // CAP: 5.3.5 | ADDR: No_Addr extern void __5_3_5_1__ACL_Table_Read.c; // CAP: 5.3.5.1 | ADDR: No_Addr extern void __5_3_5_2__ACL_Table_Write.c; // CAP: 5.3.5.2 | ADDR: No_Addr extern void __5_3_6__MANAGEMENT_INFORMATION_BASE_MIB_COUNTERS.c; // CAP: 5.3.6 | ADDR: No_Addr extern void __5_3_6_1__MIB_Counter_Read_Operation.c; // CAP: 5.3.6.1 | ADDR: No_Addr extern void __5_3_6_2__MIB_Counter_Freeze_and_Flush_Functions.c; // CAP: 5.3.6.2 | ADDR: No_Addr extern void __5_4__MDIO_MANAGEABLE_DEVICE_MMD_REGISTERS_INDIRECT.c; // CAP: 5.4 | ADDR: No_Addr extern void __5_4_1__0x01_0x02_16_MMD_Signal_Quality_Channel_A_Register.c; // CAP: 5.4.1 | ADDR: 0x01 extern void __5_4_2__0x01_0x02_16_MMD_Signal_Quality_Channel_B_Register.c; // CAP: 5.4.2 | ADDR: 0x01 extern void __5_4_3__0x01_0x02_16_MMD_Signal_Quality_Channel_C_Register.c; // CAP: 5.4.3 | ADDR: 0x01 extern void __5_4_4__0x01_0x02_16_MMD_Signal_Quality_Channel_D_Register.c; // CAP: 5.4.4 | ADDR: 0x01 extern void __5_4_5__0x02_0x03_16_MMD_LED_Mode_Register.c; // CAP: 5.4.5 | ADDR: 0x02 extern void __5_4_6__0x07_0x08_16_MMD_EEE_Advertisement_Register.c; // CAP: 5.4.6 | ADDR: 0x07 extern void __5_4_7__0x1C_0x1D_16_MMD_Quiet_Wire_Configuration_0_Register.c; // CAP: 5.4.7 | ADDR: 0x1C extern void __5_4_8__0x1C_0x1D_16_MMD_Quiet_Wire_Configuration_1_Register.c; // CAP: 5.4.8 | ADDR: 0x1C extern void __5_4_9__0x1C_0x1D_16_MMD_Quiet_Wire_Configuration_2_Register.c; // CAP: 5.4.9 | ADDR: 0x1C extern void __5_4_10__0x1C_0x1D_16_MMD_Quiet_Wire_Configuration_3_Register.c; // CAP: 5.4.10 | ADDR: 0x1C extern void __5_4_11__0x1C_0x1D_16_MMD_Quiet_Wire_Configuration_4_Register.c; // CAP: 5.4.11 | ADDR: 0x1C extern void __5_4_12__0x1C_0x1D_16_MMD_Quiet_Wire_Configuration_5_Register.c; // CAP: 5.4.12 | ADDR: 0x1C extern void __5_4_13__0x1C_0x1D_16_MMD_Quiet_Wire_Configuration_6_Register.c; // CAP: 5.4.13 | ADDR: 0x1C extern void __5_4_14__0x1C_0x1D_16_MMD_Quiet_Wire_Configuration_7_Register.c; // CAP: 5.4.14 | ADDR: 0x1C extern void __5_4_15__0x1C_0x1D_16_MMD_Quiet_Wire_Configuration_8_Register.c; // CAP: 5.4.15 | ADDR: 0x1C extern void __5_4_16__0x1C_0x1D_16_MMD_Quiet_Wire_Configuration_9_Register.c; // CAP: 5.4.16 | ADDR: 0x1C extern void __5_4_17__0x1C_0x1D_16_MMD_Quiet_Wire_Configuration_10_Register.c; // CAP: 5.4.17 | ADDR: 0x1C extern void __5_4_18__0x1C_0x1D_16_MMD_Quiet_Wire_Configuration_11_Register.c; // CAP: 5.4.18 | ADDR: 0x1C extern void __5_4_19__0x1C_0x1D_16_MMD_Quiet_Wire_Configuration_12_Register.c; // CAP: 5.4.19 | ADDR: 0x1C extern void __5_4_20__0x1C_0x1D_16_MMD_Quiet_Wire_Configuration_13_Register.c; // CAP: 5.4.20 | ADDR: 0x1C extern void __5_4_21__0x1C_0x1D_16_MMD_Quiet_Wire_Configuration_14_Register.c; // CAP: 5.4.21 | ADDR: 0x1C extern void __5_4_22__0x1C_0x1D_16_MMD_Quiet_Wire_Configuration_15_Register.c; // CAP: 5.4.22 | ADDR: 0x1C extern void __5_5__SGMII_Registers_Indirect.c; // CAP: 5.5 | ADDR: No_Addr extern void __5_5_1__0x1F0000_16_SGMII_Control_Register.c; // CAP: 5.5.1 | ADDR: 0x1F0000 extern void __5_5_2__0x1F0001_16_SGMII_Status_Register.c; // CAP: 5.5.2 | ADDR: 0x1F0001 extern void __5_5_3__0x1F0002_16_SGMII_PHY_ID_1_Register.c; // CAP: 5.5.3 | ADDR: 0x1F0002 extern void __5_5_4__0x1F0003_16_SGMII_PHY_ID_2_Register.c; // CAP: 5.5.4 | ADDR: 0x1F0003 extern void __5_5_5__0x1F0004_16_SGMII_Auto_Negotiation_Advertisement_Register.c; // CAP: 5.5.5 | ADDR: 0x1F0004 extern void __5_5_6__0x1F0005_16_SGMII_Auto_Negotiation_Link_Partner_Base_Ability_Register.c; // CAP: 5.5.6 | ADDR: 0x1F0005 extern void __5_5_7__0x1F0006_16_SGMII_Auto_Negotiation_Expansion_Register.c; // CAP: 5.5.7 | ADDR: 0x1F0006 extern void __5_5_8__0x1F8000_16_SGMII_Digital_Control_Register.c; // CAP: 5.5.8 | ADDR: 0x1F8000 extern void __5_5_9__0x1F8001_16_SGMII_Auto_Negotiation_Control_Register.c; // CAP: 5.5.9 | ADDR: 0x1F8001 extern void __5_5_10__0x1F8002_16_SGMII_Auto_Negotiation_Status_Register.c; // CAP: 5.5.10 | ADDR: 0x1F8002 #endif // DATABOOK_INDEX_H